用于读取三维闪存的方法与流程

本公开内容总体上涉及半导体技术领域，具体而言，涉及一种用于读取三维(3d)存储器的方法。

背景技术：

随着存储设备缩小到较小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储单元的缩放面临挑战。三维(3d)存储器架构可以解决平面存储单元中的密度和性能限制。

在3dnand闪存中，可以基于电荷俘获技术对存储单元进行编程以进行数据储存。存储单元的储存信息取决于存储层中俘获的电荷量。但是，快速电荷，即浅陷阱中俘获的电荷，易于损失。因此，确定存储的信息的阈值电压可以在写操作和读操作之间不同。因此，在编程之后的读取验证操作中包括读取准备步骤以去除快速电荷并验证存储单元的阈值电压。取决于存储层中固有的去俘获过程的快速电荷损失可能会很长，从而使读取验证操作效率低下。因此，需要一种加速快速电荷损失的方法，以使得可以更准确和有效地验证或读取存储单元的阈值电压或储存信息。

技术实现要素：

在本公开内容中描述了用于在三维(3d)存储设备中进行存储单元的读取验证操作的方法的实施例。

本公开内容的一个方面提供了一种用于在三维(3d)存储设备中的目标存储单元上进行读取验证操作的方法。该方法包括在读取准备步骤中去除目标存储单元的快速电荷，该步骤包括在非选定存储串的非选定上选择栅极(unsel_tsg)上施加准备电压(vprepare)，在与目标存储单元相关联的选定字线(sel_wl)上施加第一断开电压(voff)，并在非选定字线(unsel_wl)上施加通过电压(vpass)。该方法还包括在感测步骤中测量目标存储单元的阈值电压。

在一些实施例中，该方法还包括在包含目标存储单元的选定存储串的选定上选择栅极(sel_tsg)上施加上选择栅极电压(vtsg)，以及在包含目标存储单元的选定存储串的下选择栅极(lsg)上施加下选择栅极电压(vlsg)。

在一些实施例中，施加上选择栅极电压(vtsg)包括将选定存储串电连接到位线。在一些实施例中，施加下选择栅极电压(vlsg)包括将选定存储串电连接到阵列共源极。

在一些实施例中，施加上选择栅极电压(vtsg)包括施加4v至7v之间的电压。在一些实施例中，施加下选择栅极电压(vlsg)包括施加4v至7v之间的电压。

在一些实施例中，施加通过电压(vpass)包括利用在选定上选择栅极(sel_tsg)和下选择栅极(lsg)分别处于上选择栅极电压(vtsg)和下选择栅极电压(vlsg)之后的延迟时段施加通过电压。

在一些实施例中，测量阈值电压包括在选定字线(sel_wl)上施加读取电压(vread)。在一些实施例中，施加读取电压(vread)包括施加0至2v之间的电压。在一些实施例中，施加读取电压(vread)包括在非选定字线(unsel_wl)上施加第二断开电压。在一些实施例中，在非选定字线(unsel_wl)上施加第二断开电压包括施加0v。

在一些实施例中，施加读取电压(vread)包括当非选定上选择栅极(unsel_tsg)的电压高于非选定存储单元的阈值电压时，施加读取电压(vread)。在一些实施例中，施加读取电压(vread)包括当非选定上选择栅极(unsel_tsg)的电压等于非选定存储单元的阈值电压时施加读取电压(vread)。在一些实施例中，施加读取电压(vread)包括当非选定上选择栅极(unsel_tsg)的电压低于非选定存储单元的阈值电压时，施加读取电压(vread)。

在一些实施例中，施加准备电压(vprepare)包括施加在4v至7v之间的电压。在一些实施例中，施加第一断开电压(voff)包括施加0v。在一些实施例中，施加通过电压(vpass)包括施加在5v至9v之间的电压。

在一些实施例中，去除快速电荷包括从选定存储串的目标存储单元的存储层去除快速电荷，其中，选定存储串包括垂直穿过交替的导电层和电介质层的膜叠层的沟道孔，在沟道孔的中心的核心填充膜，及覆盖沟道孔的侧壁的存储膜。选定存储串还包括夹在存储膜和核心填充膜之间的沟道层。在一些实施例中，存储膜包括阻挡层、存储层和隧穿层。

在一些实施例中，去除快速电荷包括从目标存储单元的存储层中的浅陷阱中去除电荷。

在一些实施例中，去除快速电荷包括将快速电荷从目标存储单元移动到相邻非选定存储单元。

在一些实施例中，进行读取验证操作包括并行进行读取准备步骤和进行故障位计数。

根据本公开内容的说明书、权利要求和附图，本领域技术人员可以理解本公开内容的其他方面。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。

图1示出了根据本公开内容的一些实施例的示例性三维(3d)存储器管芯的示意性俯视图。

图2示出了根据本公开内容的一些实施例的3d存储器管芯的区域的示意性俯视图。

图3示出了根据本公开内容的一些实施例的示例性3d存储器阵列结构的一部分的透视图。

图4(a)示出了根据本公开内容的一些实施例的3d存储单元的截面图。

图4(b)示出了根据本公开内容的一些实施例的3d存储器阵列的示意图。

图5示出了根据本公开内容的一些实施例的将准备电压(预脉冲)施加在选定字线上的读取验证操作的时序图。

图6-8示出了根据本公开内容的一些实施例的快速电荷损失加速的读取验证操作的时序图。

结合附图，依据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的图由相应附图标记中最左边的数字指示。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。

应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。

通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。

应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。

此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”面和“底”面。衬底的顶面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底面与顶面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线和/或垂直互连访问(via))以及一个或多个电介质层。

在本公开内容中，为了便于描述，“级”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一行”，字线和下面的绝缘层可以一起被称为“一行”，具有基本相同高度的字线可以是被称为“一行字线”或类似的等。

如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。

在本公开内容中，术语“水平的/水平地/横向的横向地”表示标称上平行于衬底的侧表面，术语“垂直的”或“垂直地”表示标称上垂直于衬底的侧表面。

如本文所使用的，术语“3d存储器”是指在横向定向的衬底上具有垂直定向的存储单元晶体管串(在本文中称为“存储串”，诸如nand串)的三维(3d)半导体器件，使得存储串相对于衬底在垂直方向上延伸。

图1示出了根据本公开内容的一些实施例的示例性三维(3d)存储设备100的俯视图。3d存储设备100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上进行相同和并发的操作。大小可以是兆字节(mb)的存储块103是执行擦除操作的最小大小。如图1所示，示例性3d存储设备100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地布置(例如，分别在行和列中)，从而形成金属线的阵列。在图1中，将位线和字线的方向标记为“bl”和“wl”。在本公开内容中，存储块103也被称为“存储器阵列”或“阵列”。存储器阵列是存储设备中的核心区域，执行储存功能。

3d存储设备100还包括外围区域105，围绕存储平面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如，页缓冲器、行和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。

注意，图1所示的3d存储设备100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅作为示例，并不限制本公开内容的范围。

参考图2，示出了根据本公开内容的一些实施例的图1中的区域108的放大的俯视图。3d存储设备100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的触点结构214的阵列。在一些实施例中，在wl方向上跨沟道结构区域211和阶梯区域210延伸的多个缝隙结构216可以将存储块划分为多个存储指状物218。至少一些缝隙结构216可以用作沟道结构区域211中的存储串212的阵列的公共源极触点(例如，阵列共源极)。例如，可以在每个存储指状物218的中间设置上选择栅极切口220以将存储指状物218的上选择栅极(tsg)划分为两个部分，从而可以将存储指状物划分为两个存储片224，其中共享相同字线的存储片224中的存储单元形成可编程(读/写)存储页。虽然可以在存储块级别执行3dnand存储器的擦除操作，但可以在存储页级别执行读写操作。存储页的大小可以为千字节(kb)。在一些实施例中，区域108还包括虚设存储串222，用于制造期间的工艺变化控制和/或用于附加的机械支撑。

图3示出了根据本公开内容的一些实施例的示例性三维(3d)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330，在衬底330上方的绝缘膜331，在绝缘膜331上方的一行下选择栅极(lsg)332以及多行控制栅极333，也称为“字线(wl)”，堆叠在lsg332的顶部上以形成由交替的导电层和电介质层组成的膜叠层335。为了清楚起见，在图3中未示出与各行控制栅极相邻的电介质层。

每一行的控制栅极被穿过膜叠层335的缝隙结构216-1和216-2隔开。存储器阵列结构300还包括在控制栅极333的叠层上方的一行上选择栅极(tsg)334。tsg334、控制栅极333和lsg332的叠层也被称为“栅电极”。存储器阵列结构300还包括在相邻的lsg332之间的衬底330的部分中的存储串212和掺杂的源极线区域344。每个存储串212包括延伸穿过绝缘膜331及交替的导电层和电介质层的膜叠层335的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337，在存储膜337上方的沟道层338以及被沟道层338围绕的核心填充膜339。存储单元340可以形成在控制栅极333和存储串212的交点处。存储器阵列结构300还包括在tsg334上方与存储串212连接的多条位线(bl)341。存储器阵列结构300还包括通过多个触点结构214与栅电极连接的多条金属互连线343。膜叠层335的边缘构造成阶梯形，以允许到每一行栅电极的电连接。

在图3中，出于说明目的，示出了三行控制栅极333-1、333-2和333-3以及一行tsg334和一行lsg332。在该示例中，每个存储串212可以包括分别对应于控制栅极333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅极的数量和存储单元的数量可以大于三个以增加储存容量。存储器阵列结构300还可以包括其他结构，例如，tsg切口、公共源极触点(即，阵列共源极)和虚设存储串。为了简单起见，这些结构未在图3中示出。

虽然传统上将浮栅存储单元用于闪存，但基于电荷俘获的技术已展示出更大的缩放能力和更高的固有可靠性。已经开发出使用电荷俘获技术的三维nand以用于高密度储存，其中储存信息(例如，存储单元的阈值电压vth)取决于在存储层中俘获的电荷量。

图4(a)示出了3dnand存储器400a的示意性截面图，其包括与图3中的存储单元340相似的存储单元。存储单元340-3包括控制栅极(例如，控制栅极333)、存储膜(例如，存储膜337)和沟道层(例如，沟道层338，也称为沟道)。

在3dnand存储器中，可以将存储膜337设置在每个沟道孔336的侧壁上(图3所示)。在一些实施例中，存储膜337可以包括阻挡层422、存储层424和隧穿层426。阻挡层422可以用于阻挡电荷428在控制栅极333和存储层424之间的移动。阻挡层422可以包括氧化硅和高介电常数(高k)电介质，例如氧化铝。存储层424可以用于存储电荷428，并且可以包括氮化硅。电荷在存储层424中的存储和/或去除会影响沟道层338的开/关状态和/或电导率。隧穿层426可用于控制电荷428(电子或空穴)在沟道层338和存储层424之间的隧穿。隧穿层426可以是氧化硅、氮化硅、氮氧化硅或其任意组合。在3dnand存储器中，沟道层338可以设置在沟道孔336中的存储膜337的侧壁上(在图3中)。沟道层338可以包括非晶硅、多晶硅和/或单晶硅。

图4(b)示出了3d存储器阵列400b的示意性电路图。如前所述，3d存储器阵列400b包括多个存储串212，每个存储串212具有多个堆叠的存储单元340。存储串212在每一端还包括至少一个场效应晶体管(例如，mosfet)，分别由下选择栅极(lsg)332和上选择栅极(tsg)334控制。并且两个相应的晶体管被称为下选择晶体管332-t和上选择晶体管334-t。堆叠的存储单元340可以由控制栅极333控制，其中控制栅极333连接到3d存储器阵列400b的字线(未示出)。上选择晶体管334-t的漏极端子可以连接到位线(例如，位线341-1、341-2、341-3等)，而下选择晶体管332-t的源极端子可以连接到掺杂的源极线区域344(见图3)，可以从其形成阵列共源极(acs)446。阵列共源极446可以由整个存储块中的存储串212共享，并且也称为公共源极线。

参照图4(a)和4(b)，在nand存储器中，可以在包括共享相同字线的存储单元的存储页面(例如存储页面448)中执行读取和写入操作。在nand存储器中，每个存储单元可以处于擦除状态或编程状态。最初，可以通过例如在存储单元的控制栅极333和源极端子(例如，阵列共源极446)之间施加负电压，将块中的所有存储单元重置为作为逻辑“1”的擦除状态，以使得可以去除存储单元的存储层424中的所有电荷428。在擦除状态下，可以将存储单元340的阈值电压vth重置为最低值，并且在源极端子(例如，阵列共源极446)和漏极端子(例如，位线341)之间流过存储单元340的相应电流对于字线上的给定偏置可以处于最高水平。

在编程(即写入)期间，可以在控制栅极333上施加高正电压脉冲(例如12v至18v)，以便可以将电荷428(例如电子)注入到存储单元340的存储层424中，在存储层424中，电荷428-1和428-2可以分别由深陷阱和浅陷阱随机俘获。在编程之后，可以将存储单元340的阈值电压vth升高到比擦除状态的阈值电压更高的值。在较高的阈值电压vth下，对于字线上的给定偏置，流过存储单元的源极端子和漏极端子的电流可以处于减小的水平。通过测量(即，读取)存储单元电流，可以相应地确定阈值电压vth，从而确定存储单元340的状态。

利用多级单元或三级单元技术，每个存储单元340可具有多个编程状态，即阈值电压vth的多个值。在每个编程脉冲之后，可以执行读取验证操作以检查存储单元的状态。这样，每个存储单元340可以存储多个位，从而导致储存容量的显著增加。

对于处于编程状态的存储单元340，位于控制栅极333附近的电荷428-1和428-2可以影响存储单元340的阈值电压vth。位于控制栅极333的电场之外的电荷428-3因此对存储单元的阈值电压vth影响很小。另外，由存储层424中的浅陷阱捕获的电荷428-2可以容易地被释放，从而可以在储存时间段期间引起初始阈值电压(vth)漂移(ivs)。此过程也称为快速电荷损失。对于处于较高阈值电压vth的编程状态，由于注入存储层的电子电荷量较大，ivs可能较大，这导致浅陷阱捕获的电子电荷428-2(也称为快速电荷)数量更多。

由于ivs，在实际应用中，紧接在写入之后的编程状态不能反映存储单元340的目标阈值电压vth。施加虚假的高阈值电压vth会导致存储器中的高误比特率。因此，有必要在读取操作之前释放并去除快速电荷，以便可以更准确地确定每个编程状态的vth分布曲线。

图5示出了根据本公开内容的一些实施例的将准备电压(预脉冲)施加在选定字线上的读取验证操作500的时序图。读取验证操作500可以减少对3dnand存储器中非选定存储串的读取干扰。当在选定存储单元的读取或读取验证期间非选定存储单元的阈值电压vth(即，编程状态)改变或受到干扰时，会发生读取干扰。在一些实施例中，读取验证操作500包括两个步骤，即读取准备步骤和感测步骤，分别具有tprepare和tsensing的持续时间。图5中示出了选定上选择栅极(sel_tsg)、非选定上选择栅极(unsel_tsg)、选定字线(sel_wl)、非选定字线(unsel_wl)和下选择栅极(lsg)的时序图。

读取验证操作500以读取准备步骤开始。可以向选定存储串的tsg334和lsg332，例如图4(b)中选定存储串212-3的tsg334-3和lsg332-3，施加上选择栅极电压vtsg和下选择栅极电压vlsg。选定存储串212-3的对应的上选择晶体管334-t和下选择晶体管332-t可以被接通。上选择栅极电压vtsg和下选择栅极电压vlsg可以在4v至7v之间的范围内。因此，可以为选定存储串212-3建立通过堆叠的存储单元340的电流路径。例如，可以从与选定存储串212-3电连接的位线341-3和阵列共源极446检测流过选定存储串212-3的电流。

对于读取验证操作500，可以向非选定存储串的tsg(unsel-tsg)，例如图4(b)中的存储串212-1的tsg334-1，施加第一断开电压(voff)，例如0v，以关断对应的上选择晶体管334-t。非选定存储串212-1和位线341-1之间的电流路径可以断开。因此，可以电隔离选定存储串212-3和非选定存储串212-1的沟道。

注意，在读取准备步骤期间，电压斜升存在延迟。该延迟可以由寄生电容器和电阻引起，并且对于本领域技术人员而言是众所周知的。尽管在本文中选择存储串并将其用作描述读取验证操作的示例，但是应注意，可以以类似的方式选择并操作多个存储串，例如，存储指状物。

再次参考图4(a)-(b)和5，为了验证选定存储串212-3中的目标存储单元340-3，可以向选定字线(例如，图4(b)中的sel_wl)施加准备电压vprepare(也称为预脉冲)，而可以向其他未被选定字线(例如，图4(b)中的unsel_wl)施加通过电压vpass。选定字线电连接到目标存储单元340-3的控制栅极333。准备电压vprepare可以在4v至7v之间的范围内，并且通过电压vpass可以在5v至9v之间的范围内。通过电压vpass可以高于编程状态的最高阈值电压，使得选定存储串212-3上的存储单元可以被完全接通。当将准备电压vprepare施加在选定字线sel_wl上时，目标存储单元340-3也可以被接通。因此，在时间t1，上选择晶体管334-t和下选择晶体管332-t及选定存储串212-3的所有存储单元340被接通。电流经由选定存储串212-3的沟道层在位线341-3和阵列共源极446之间流动。当电流流过形成导电路径的沟道层338时，可以通过导电路径去除从存储层424释放的快速电荷428-2。然而，快速电荷损失可能是缓慢的过程，如图5中的选定字线(sel_wl)的时序图所示。

在一些实施例中，还可以通过热退火或通过在控制栅极上以低负电压实施软擦除来去除快速电荷428-2。但是，读取准备步骤通常会花费较长时间，从而影响读取验证操作的效率。因此，需要一种读取验证操作以提供加速的快速电荷损失和缩短的读取准备步骤。

在一些实施例中，读取准备步骤可以减少针对非选定存储串，例如，图4(b)中的存储串212-1和212-2的读取干扰。如上所述，可以向非选定存储串(例如，存储串212-1的tsg334-1)的非选定上选择栅极(unsel_tsg)施加第一断开电压(voff)，例如0v，以关断相应的上选择晶体管334-t并与位线(例如，位线341-1)断开，如图4(b)所示。在一些实施例中，向非选定存储串(例如，lsg332-1)的下选择栅极(lsg)施加下选择栅极电压vlsg，使得下选择晶体管332-t接通。通过在选定字线(sel_wl)上施加准备电压vprepare，如果将准备电压vprepare选择为高于存储单元的编程状态的阈值电压，则对应的存储单元(例如，存储单元340-1、340-2、340-3等)可以被接通。在该示例中，非选定存储串的存储单元(例如，存储单元340-1)的沟道可以电连接到阵列共源极446，以维持在预定电位，例如地。

在未将预备电压vprepare施加到选定字线(sel_wl)上的示例中，与选定字线相对应的存储单元(例如，存储串212-1的存储单元340-1)可以不被完全接通(例如，施加在选定字线上的电压低于存储单元340-1的阈值电压vth)。上存储单元，即，位于非选定存储串(例如，存储串212-1)的位线(例如，位线341-1)和选定字线(sel_wl)之间的存储单元，可以具有浮置沟道，其中沟道层不电连接到位线341或公共阵列源极446。非选定存储串(例如，存储串212-1)的上存储单元的沟道电位可以随机变化。具有浮置沟道的存储单元由于控制栅极333与沟道层338之间的未知电场而可能遭受电荷损失(见图4(a))。可以改变或干扰存储单元的俘获电荷428，从而改变或干扰阈值电压vth(即，编程状态)，其中，随着读取操作次数的增加，该改变可能很明显。如前所述，通过在感测步骤之前引入读取准备步骤，可以减少对非选定存储串的读取干扰。

在读取准备步骤之后，可以将选定字线(sel_wl)上的电压偏置从准备电压vprepare减小到读取电压vread，以感测(即读取或测量)目标存储单元的阈值电压vth。读取电压vread可以在0v至2v之间的范围内。对于以低于读取电压vread的阈值电压vth编程的目标存储单元，目标存储单元可以被接通并在沟道层338中形成导电路径。如果阈值电压vth高于读取电压vread，则目标存储单元的沟道关断。可以相应地确定目标存储单元的编程状态。应当注意，由于寄生电容和电阻以及快速俘获损失的缓慢释放过程，因此从准备电压vprepare到读取电压vread的转换时段是缓慢的过程。感测步骤可以在sel_wl达到读取电压vread之后开始，这增加了读取准备步骤的总持续时间tprepare。

图6示出了根据本公开内容的一些实施例的被设计为加速三维闪存中的快速电荷损失的读取验证操作600。读取验证操作600也包括读取准备步骤和感测步骤。在读取验证操作600的读取准备步骤期间，可以分别向sel_tsg和lsg施加上选择栅极电压vtsg和下选择栅极电压vlsg，以接通上选择晶体管334-t和下选择晶体管332-t(在图4(b)中)，类似于在图5中的读取验证操作500中使用的。但是，与读取验证操作500不同，在读取准备步骤期间向读取验证操作600的unsel_tsg施加准备电压vprepare。因此，可以从位线341和阵列共源极446电访问全部选定和非选定存储串。

在一些实施例中，在读取验证操作600的读取准备步骤期间，可以通过在选定wl(即，sel_wl)上施加第二断开电压(例如0v)来关断选定存储单元。在延迟时间段tdelay1之后，可以利用通过电压vpass来接通非选定存储单元(即，unsel_wl)。在延迟时段tdelay1期间，由sel_tsg、unsel_tsg和lsg控制的所有选择晶体管在施加电压vtsg、vprepare和vlsg的情况下导通，因此存储串212的沟道可以电连接到位线341和阵列共源极446(在图4(b)中示出)，并且可以被保持在通过位线341的电压可调节的电位。当向unsel_wl施加通过电压vpass时，选定存储串的所有非选定存储单元接通。因此，选定存储单元的沟道可以通过上存储单元电连接到位线341，并且通过下存储单元电连接到阵列共源极446。从而可以将选定存储单元的沟道保持在通过位线341和阵列共源极446的电压可调节的电位。

在一些实施例中，实现延迟时段tdelay1，使得在unsel_wl可以从0v斜升至通过电压vpass之前，存储串212的沟道不与位线341或阵列共源极446电隔离。参考图4(b)和图6，如果在sel_tsg达到上选择栅极电压vtsg或unsel_tsg达到准备电压vprepare之前向unsel_wl施加通过电压vpass，则上选择晶体管断开并且沟道层338的靠近位线341的上部变为浮动节点。更具体地，位于位线和选定存储单元之间的上存储单元可以具有浮动沟道电位。类似地，如果在lsg斜升到下选择栅极电压vlsg以接通下选择晶体管之前向unsel_wl施加通过电压vpass，则沟道层338的靠近阵列共源极446的下部将变为浮动节点。更具体地，位于位线和选定存储单元之间的下存储单元可以具有浮动沟道电位。当浮动时，可以通过耦合电容由unsel_wl的通过电压vpass来提升存储单元的沟道电位。非选定存储单元的升高的沟道电位可影响相邻的选定存储单元的沟道电位并影响快速电荷去除过程。通过引入延迟时段tdelay1，可以避免在选定或非选定存储单元上的上述自提升效应或读取干扰。

在一些实施例中，读取准备步骤还包括延迟时段tdelay2，其是在使unsel_wl的通过电压vpass斜升与sel_wl的读取电压vread之间的持续时间。在延迟时段tdelay2期间，sel_wl的电压保持在0v，而unsel_wl的电压从0v升高到通过电压vpass。如前所述，通过分别在sel_tsg、unsel-tsg和lsg上施加电压vtsg、vprepare和vlsg接通上和下选择晶体管之后，在unsel_wl上施加通过电压vpass。这样，关断选定存储单元，同时接通非选定存储单元。再次参考图4(a)，当关断选定存储单元340-3时，接通相邻的非选定存储单元340。在具有0v栅极偏置的选定存储单元340-3与具有通过电压vpass的栅极偏置的相邻的非选定存储单元340之间，可以相应地建立与沟道平行的电场。相邻的选定和非选定的字线之间的电场也可以延伸到电荷存储层424、隧穿层426和沟道层338中。电场可以对在存储层424中俘获的快速电荷428-2产生电场力。电场力可将快速电荷428-2从浅陷阱中释放，将它们拉向相邻的非选定存储单元。然后可以将快速电荷与相反符号的电荷重新组合，或者通过非选定存储单元的沟道中建立的导电路径将其去除。结果，可以通过电场从相邻的非选定存储单元去除选定存储单元340-3的存储层424中的快速电荷428-2。

再次参考图6，读取验证操作600的读取准备步骤的持续时间包括延迟时段tdelay1和tdelay2之和。tdelay1和tdelay2都可以是预定值。

在一些实施例中，在读取准备步骤之后，将读取电压vread施加在sel_wl上以开始感测步骤和bl预充电。感测步骤具有tsensing的持续时间，其也可以是预定值。在感测步骤期间，在unsel_tsg上施加了0v的电压，该电压关断了非选定上选择栅极，并将选定存储串的沟道与未选定存储串的沟道电隔离。与读取验证操作500(在图5中)相似，从准备电压vprepare到0v的斜降过程具有延迟时间，这是由于3d存储器结构的寄生电阻和电容引起的。为了接通存储单元，可以将准备电压vprepare设置为高于存储单元的阈值电压vth。当unsel_tsg的电压从准备电压vprepare斜降到低于vth时，非选定存储串的上选择晶体管相应地关断。读取验证操作600具有从读取准备步骤的开始到unsel_tsg下降到低于vth的时刻的持续时间tprepare2。即，持续时间tprepare2是在读取验证操作600中关断unsel_tsg的最小时间要求。读取验证操作600具有从读取准备步骤的开始到unsel_tsg达到0v的时刻的持续时间tprepare1。对于读取验证操作600，读取准备步骤的持续时间，即tdelay1+tdelay2小于tprepare2。当unsel_tsg高于vth并且非选定上选择晶体管仍处于导通状态时，感测步骤和bl预充电开始。尽管消耗更多功率，但是该操作可以提供用于读取准备步骤的最小时间。节省的时间tprog-save是tprepare1和tdelay1+tdelay2之间的差。

图7示出了根据本公开内容的一些实施例的被设计为加速三维闪存中的快速电荷损失的读取验证操作700。读取验证操作700类似于读取验证操作600，除了读取准备步骤的持续时间(即，tdelay1+tdelay2)等于tprepare2，即关断unsel_tsg的最小时间要求。在读取验证操作700中，当非选定上选择晶体管刚一断开，感测步骤和bl预充电就开始。仍然可以将节省的时间tprog-save表示为tprepare1和tdelay1+tdelay2之间的差，如图7所示。可以在不消耗更多的功率的情况下加快此操作的速度，从而改进操作。

图8示出了根据本公开内容的一些实施例的被设计为加速三维闪存中的快速电荷损失的读取验证操作800。读取验证操作800类似于读取验证操作600，除了读取准备步骤的持续时间(即，tdelay1+tdelay2)大于tprepare2，即关断unsel_tsg的最小时间要求。在读取验证操作800中，在非选定上选择晶体管断开之后，感测步骤和bl预充电开始。也可以将节省的时间tprog-save表示为tprepare1和tdelay1+tdelay2之间的差，如图8所示。此操作可以允许更多时间来去除快速电荷。

如上所述，在读取准备步骤中，通过在unsel_tsg上施加准备电压vprepare，在unsel_wl上施加通过电压vpass和在sel-wl上施加0v，可以在3dnand闪存中实现加速快速电荷损失。可以在感测步骤之前使与sel_wl相关联的目标存储单元的阈值电压vth稳定，使得经验证的存储数据可以更加可靠。

此外，上述读取验证操作可以大大减少读取准备步骤所需的时间。可以通过sel_wl与相邻的unsel_tsg之间产生的电场来去除快速电荷。快速去除电荷后，当sel_wl上的电压从0v切换到读取电压vread时，无需等待unsel-tsg从准备电压vprepare斜降到0v即可开始感测步骤。因此，可以缩短读取准备步骤的持续时间，即，tdelay1+tdelay2＜tprepare1，其中tprog-save＝tprepare1-tdelay1-tdelay2是节省的时间。

具有多级单元的3dnand闪存通常使用具有增量步进脉冲的算法来对存储单元进行编程。在每个编程脉冲之后，执行读取验证操作以检查存储单元的状态。当存储单元达到目标状态(即目标阈值电压)时，将停止编程。同时，将未编程到目标状态的存储单元计算为故障位计数(fbc)，其中fbc可以与读取验证操作并行执行，以节省整个编程周期的时间。如图6-8所示，可以与读取准备步骤并行地执行fbc操作。在一些实施例中，fbc操作的持续时间可以比读取准备步骤的持续时间短，并且fbc操作可以并入在任何合适的时间开始的读取准备步骤中。故障的存储单元可以相应地再次编程为目标存储状态。

总之，本公开内容提供一种用于在三维(3d)存储设备中的目标存储单元上执行读取验证操作的方法，其中该方法包括在读取准备步骤中去除目标存储单元的快速电荷并在感测步骤中测量目标存储单元的阈值电压。去除目标存储单元的快速电荷包括：在非选定存储串的非选定上选择栅极(unsel_tsg)上施加准备电压(vprepare)，在与目标存储单元相关联的选定字线(sel_wl)上施加第一断开电压(voff)，并在非选定字线(unsel_wl)上施加通过电压(vpass)。

以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。

上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。

发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。

本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。