SRAM存储单元的制作方法

本发明涉及一种半导体集成电路，具体涉及一种sram存储单元。

背景技术：

集成电路工艺技术节点的不断先进给芯片的可靠性带来了很多挑战，其中一个挑战就是工艺的变化，对电路性能的影响。

图1是现有的一种传统6管sram存储单元，包括第一noms传输管和第二nmos传输管，第一noms传输管的源极和漏极分别连接在位线bl和存储节点q上，第二noms传输管的源极和漏极分别连接位线blb和存储节点qn，存储节点q和存储节点qn之间连接互锁的第一反相器和第二反相器，第一反相器101和第二反相器102的结构相同且都是采用由一个nmos管和一个pmos管连接形成的cmos反相器。

传统6管存储单元的漏电功耗相对较大，不适用于对漏电功耗要求很高的应用中，如可穿戴设备、物联网应用等等。

技术实现要素：

本发明提供了一种sram存储单元，可以解决相关技术中静态噪声容限低、漏电功耗高的问题。

本发明提供一种sram存储单元，包括第一nmos管、第二nmos管、第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管，以及第一传输管和第二传输管；

所述第一传输管的第一端连接第一位线，所述第一传输管的另一端连接第一存储节点；所述第二传输管的第一端连接第二位线，所述第二传输管的另一端连接第二存储节点；

所述第一存储节点还连接第一nmos管的漏极、第二pmos管的漏极、第三pmos管的栅极、第四pmos管的栅极、第五pmos管的栅极和第二nmos管的栅极；

所述第二存储节点还连接第二nmos管的漏极、第五pmos管的漏极、第六pmos管的栅极、第一pmos管的栅极、第二pmos管的栅极和第一nmos管的栅极；

所述第一pmos管的源极连接电源，漏极连接第二pmos管的源极和第三pmos管的漏极；

所述第四pmos管的源极连接电源，漏极连接第五pmos管的源极和第六pmos管的漏极。

可选的，所述第一传输管和第二传输管pmos管，所述第一传输管的第一端为第一传输管源极或者漏极中的一极，所述第一传输管的另第一端为第一传输管源极或者漏极中的另一极，第一传输管的栅极为控制端；

所述第二传输管的第一端为第二传输管源极或者漏极中的一极，所述第二传输管的另第一端为第二传输管源极或者漏极中的另一极，第二传输管的栅极为控制端。

可选的，第一存储节点和第二存储节点的电位分别能够在0和1之间翻转，且第一存储节点和第二存储节点的电位相反。

可选的，若初始状态第一存储节点的电位为0、所述第二存储节点的电位为1，对所述sram存储单元进行写1操作时，将字线置为低电平，将第一位线置为高电平，第二位线为低电平。

可选的，在对所述sram存储单元进行写1操作后，所述sram存储单元存储信息为1，所述第一存储节点的电位为1、所述第二存储节点的电位为0。

可选的，对所述sram存储单元进行写0操作时，若进行写0操作之前，所述第一存储节点的电位为1、所述第二存储节点的电位为0，对所述sram存储单元进行写0操作时，将字线置为低电平，将第一位线置为低电平，第二位线为高电平。

可选的，在对所述sram存储单元进行写0操作后，所述sram存储单元存储信息为0，所述第一存储节点的电位为0、所述第二存储节点的电位为1。

本发明技术方案，至少包括如下优点：本发明能提高电路的读静态噪声容限，使得本发明在读过程中不容易发生错误，从而能提高sram存储单元的良率。另外，由于对比中所用的工艺的pmos管比nmos管阈值电压高，所述第一传输管和所述第二传输管都采用pmos管的结构使所述存储单元结构中的nmos管的数量减小两个，能减少本发明在静态模式下的漏电功耗，进而适合超低漏电的应用，例如可穿戴设备、物联网应用。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中传统6管sram存储单元的电路图；

图2是相关技术中传统10管sram存储单元的电路图；

图3是本发明一种实施例sram存储单元的电路图；

图4是本发明一种实施例sram的存储单元基本功能仿真波形图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

由于6管sram存储单元的漏电功耗相对较大，不适用于对漏电功耗要求很高的应用中，如可穿戴设备、物联网应用等等。如图2所示，为现有的10管sram存储单元，其主体结构包括双重交叉耦合的锁存结构，具有较高的读静态噪声容限，但是依然具有漏电功耗大的缺陷。

本发明提供一种sram存储单元，参照图3，包括第一nmos管n1、第二nmos管n2、第一pmos管p1、第二pmos管p2、第三pmos管p3、第四pmos管p4、第五pmos管p5、第六pmos管p6，以及第一传输管p7和第二传输管p8。

所述第一传输管p7的第一端连接第一位线bl，所述第一传输管p7的另一端连接第一存储节点q；所述第二传输管p8的第一端连接第二位线blb，所述第二传输管p8的另一端连接第二存储节点qn。

所述第一存储节点q还连接第一nmos管n1的漏极、第二pmos管p2的漏极、第三pmos管p3的栅极、第四pmos管p4的栅极、第五pmos管p5的栅极和第二nmos管n2的栅极。

所述第二存储节点qn还连接第二nmos管n2的漏极、第五pmos管p5的漏极、第六pmos管p6的栅极、第一pmos管p1的栅极、第二pmos管p2的栅极和第一nmos管n1的栅极，所述第一nmos管n1的源极接地，第二nmos管n2的源极接地。

第一存储节点q通过第一传输管p7连接到第一位线bl上，第二存储节点qn通过第二传输管p8连接到第二位线blb上。

所述第一pmos管p1的源极连接电源，漏极连接第二pmos管p2的源极和第三pmos管p3的漏极，所述第三pmos管p3源极接地。

所述第四pmos管p4的源极连接电源，漏极连接第五pmos管p5的源极和第六pmos管p6的漏极，所述第六pmos管p6的源极接地。

其中，所述第一传输管p7和第二传输管p8pmos管，所述第一传输管p7的第一端为第一传输管p7源极或者漏极中的一极，所述第一传输管p7的另第一端为第一传输管p7源极或者漏极中的另一极，第一传输管p7的栅极为控制端，连在字线wl上。

所述第二传输管p8的第一端为第二传输管p8源极或者漏极中的一极，所述第二传输管p8的另第一端为第二传输管p8源极或者漏极中的另一极，第二传输管p8的栅极为控制端，连在字线wl上。

第一存储节点q和第二存储节点qn的电位分别能够在0和1之间翻转，且第一存储节点q和第二存储节点qn的电位相反，互为反相存储节点。

由于对比中所用的工艺的pmos管比nmos管阈值电压高，所述第一传输管p7和所述第二传输管p8都采用pmos管的结构使所述存储单元结构中的nmos管的数量减小两个，能减少本发明在静态模式下的漏电功耗，进而适合超低漏电的应用，例如可穿戴设备、物联网应用等等。

本发明提供的sram存储单元工作原理为，参照图4：

写1时：若初始状态第一存储节点q的电位为0、所述第二存储节点qn的电位为1，对所述sram存储单元进行写1操作时，将字线wl置为低电平，将第一位线bl置为高电平，第二位线blb为低电平，第一传输管p7和第二传输管p8开启。在对所述sram存储单元进行写1操作后，所述sram存储单元存储信息为1，所述第一存储节点q的电位为1、所述第二存储节点qn的电位为0。

由于所述sram存储单元存储信息为1，所述第一存储节点q的电位为1、所述第二存储节点qn的电位为0；在进行读1操作之前，将所述第一位线bl置为低电平，第二位线blb为置为低电平；在进行读1操作时，将字线wl置为低电平，使得第一传输管p7和第二传输管p8开启，第二存储节点qn的电位为0不变，第一存储节点q的电位1会导致第一位线bl电平上拉，当第一位线bl和第二位线blb的电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据1读出。

写0时：若进行写0操作之前，所述第一存储节点q的电位为1、所述第二存储节点qn的电位为0，对所述sram存储单元进行写0操作时，将字线wl置为低电平，将第一位线bl置为低电平，第二位线blb为高电平。在对所述sram存储单元进行写0操作后，所述sram存储单元存储信息为0，所述第一存储节点q的电位为0、所述第二存储节点qn的电位为1。

由于所述sram存储单元存储信息为0，所述第一存储节点q的电位为0、所述第二存储节点qn的电位为1；在进行读0操作之前，将所述第一位线bl置为低电平，第二位线blb为置为低电平；在进行读0操作时，将字线wl置为低电平，使得第一传输管p7和第二传输管p8开启，第一存储节点q的电位为0不变，第二存储节点qn的电位1会导致第二位线blb电平上拉，当第一位线bl和第二位线blb的电位差达到一定大小时，会被灵敏放大器读出放大，继而将数据0读出。

表一：1.2v标准电压下读写功能波形图

通过表1可以看出，本发明提供sram存储单元与其他2种存储单元相比，有着最大的读静态噪声容限。相比而言，本发明提供的sram存储单元的读静态噪声容限分别是传统6管sram存储单元(参照图1)读静态噪声容限的和传统10管sram存储单元(参照图2)的2.79倍和2.25倍，这意味着本发明在读过程中最不容易发生错误，这提高了sram存储单元的良率。

另外，由于对比中所用的工艺的pmos管比nmos管阈值电压高，所述第一传输管p7和所述第二传输管p8都采用pmos管的结构使所述存储单元结构中的nmos管的数量减小两个，能减少本发明在静态模式下的漏电功耗，进而适合超低漏电的应用，例如可穿戴设备、物联网应用等等。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。