生成四相时钟信号的时钟信号生成器的制作方法

本申请总体上涉及一种半导体装置，并且更具体地但不限于一种生成四相时钟信号的时钟信号生成器。

背景技术：

例如dram(动态随机访问存储器)的半导体装置有时包含将并行读取数据转换为串行数据的并行到串行转换电路，以及将串行写入数据转换为并行数据的串行到并行转换电路。所述并行到串行转换电路与彼此相位不同的读取时钟信号同步地执行并行到串行转换操作，并且所述串行到并行转换电路与彼此相位不同的写入时钟信号同步地执行串行到并行转换操作。然而，如果从命令地址的时钟信号生成读取时钟信号或写入时钟信号，那么读取时钟信号和写入时钟信号的路径变长。在此情况下，不仅电流消耗大，还存在读取时钟信号的相位或写入时钟信号的相位可能被偏移的问题。

技术实现要素：

揭示了一种设备。所述设备包括：时钟生成器，其被配置成生成相位彼此不同的第一、第二、第三和第四时钟信号；以及第一、第二、第三和第四时钟驱动器，其每个被配置成分别驱动所述第一、第二、第三和第四时钟信号，其中所述第一和第二时钟驱动器相对于在第一方向上延伸的第一线对称地布置，其中所述第一和第三时钟驱动器相对于在第二方向上延伸的第二线对称地布置，并且其中所述第一和第四时钟驱动器相对于所述第一和第二线交叉的点对称地布置。

揭示了一种设备。所述设备包括：第一外部端子电极，其被供应有第一外部时钟信号；第二外部端子电极，其被供应有第二外部时钟信号；时钟生成器，其被配置成通过分频所述第一和第二外部时钟信号来生成相位彼此不同的第一、第二、第三和第四内部时钟信号；以及第一、第二、第三和第四时钟驱动器，其每个被配置成分别驱动所述第一、第二、第三和第四时钟信号，其中所述时钟生成器由所述第一、第二、第三和第四时钟驱动器围绕。

附图说明

图1是展示根据本发明的半导体装置的布局的示意性平面图。

图2是展示i/o控制电路的配置的布局图

图3是时钟信号生成电路的布局图。

图4是分频电路的电路图。

图5a到图5d分别是缓冲器电路50到53的电路图。

图6是分频时钟信号的波形图。

图7是展示i/o控制电路的配置的框图。

图8是读取时钟同步电路的布局图。

图9是读取时钟同步电路的电路图。

图10是数据输出电路块的电路图。

图11是用于说明数据输出电路块的操作的时序图。

图12是驱动器电路和输出缓冲器的电路图。

图13是速度选择器的电路图。

图14是上拉驱动器或下拉驱动器的电路图。

图15是说明分频时钟信号和读取时钟信号的流程的示意图。

具体实施方式

下面将参考附图详细说明本发明的各种实施例。以下详细描述参考了附图，附图以图示的方式展示了可以实施本发明的具体方面和实施例。充分详细地描述这些实施例，以使所属领域的技术人员能够实践本发明。可以利用其它实施例，并且可以在不脱离本发明范围的情况下进行结构、逻辑和电改变。本文中所揭示的各种实施例未必互斥，因为一些所揭示实施例可以与一或多个其它所揭示实施例组合以形成新实施例。

根据本发明的半导体装置10是lpddr5(低功率双数据速率5)dram，并且具有存储器单元阵列11、多个数据端子12和多个命令地址端子13，如图1中所展示。端子12和13沿在半导体装置10的x方向上延伸的一侧布置。还有其它端子，例如电源端子。数据端子12布置在两个分开的位置，并且命令地址端子13布置在它们之间。存储器单元阵列11和数据端子12经由i/o控制电路14连接，并且存储器单元阵列11和命令地址端子13经由访问控制电路15连接。当从命令地址端子13输入读取命令和与其对应的地址信号时，从存储器单元阵列11读取的读取数据经由i/o控制电路14输出到数据端子12。当从命令地址端子13输入写入命令和与其对应的地址信号时，输入到数据端子12的写入数据经由i/o控制电路14被写入到存储器单元阵列11。

如图2中所展示，数据端子12包含分别向/从其输入/输出数据dq0到dq7的端子120到127、向/从其输入/输出数据屏蔽信号的端子12m、分别向其输入/输出互补选通信号dqst和dqsb的端子12s，以及分别向其输入互补时钟信号wckt和wckc的端子12c。i/o控制电路20分别被分配给端子120到127和12m。i/o控制电路20经由读/写总线16连接到存储器单元阵列11。i/o控制电路20包含：读取系统电路，其包含读取数据存储电路21、读取时钟同步电路(并行到串行转换电路)22、驱动器电路23和输出缓冲器24；以及写入系统电路，其包含输入缓冲器25、定时调整电路26、写入时钟同步电路(串行到并行转换电路)27和写入数据输出电路28。i/o控制电路20分别根据对应的数据端子12的x坐标在y方向上布置，以使得读取数据和写入数据能够在y方向上流动。

时钟信号wckt和wckc被输入到时钟信号生成电路30。时钟信号生成电路30基于时钟信号wckt和wckc生成读取时钟信号r0到r3和写入时钟信号w0到w3。读取时钟信号r0到r3的相位彼此相差90度，并且分别经由读取时钟线rl0到rl3供应到读取时钟同步电路22。读取时钟同步电路22与读取时钟信号r0到r3同步地执行读取数据的并行到串行转换操作。写入时钟信号w0到w3的相位彼此相差90度，并且分别经由写入时钟线wl0到wl3供应到输入缓冲器25。输入缓冲器25与写入时钟信号w0到w3同步地执行写入数据的串行到并行转换操作。读取时钟线rl0到rl3和写入时钟线wl0到wl3都在x方向上延伸。

图3是时钟信号生成电路30的布局图。如图3中所展示，时钟信号生成电路30具有生成相位彼此相差90度的分频时钟信号ck0到ck3的分频电路31，和分别接收分频时钟信号ck0到ck3的时钟驱动器40到43。分频电路31具有缓冲器电路50到53，并且分频时钟信号ck0到ck3分别从缓冲器电路50到53输出。时钟驱动器40到43分别包含写入时钟驱动器40w到43w和读取时钟驱动器40r到43r。写入时钟驱动器40w到43w分别基于分频时钟信号ck0到ck3生成写入时钟信号w0到w3。读取时钟驱动器40r到43r分别基于分频时钟信号ck0到ck3生成读取时钟信号r0到r3。尽管未展示，分频时钟信号ck0到ck3可以在分频电路31的输出部分处分支以执行控制，使得分别输入到写入时钟驱动器40w到43w的分频时钟信号ck0到ck3仅在写入时间期间被激活，并且类似地执行控制，使得分别输入到读取时钟驱动器40r到43r的分频时钟信号ck0到ck3仅在读取时间期间被激活。替代地，可以仅激活在读取时间内距离更远的读取时钟驱动器40r到43r。

写入时钟驱动器40w到43w位于分频电路31的外部以围绕分频电路31。读取时钟驱动器40r到43r位于写入时钟驱动器40w到43w的外部，以围绕写入时钟驱动器40w到43w和分频电路31。时钟驱动器40和时钟驱动器41相对于在y方向上延伸的虚拟直线ly对称地放置。类似地，时钟驱动器42和时钟驱动器43相对于在y方向上延伸的虚拟直线ly对称地放置。此外，时钟驱动器40和时钟驱动器42相对于在x方向上延伸的虚拟直线lx对称地放置。类似地，时钟驱动器41和时钟驱动器43相对于在x方向上延伸的虚拟直线lx对称地放置。因此，时钟驱动器40和时钟驱动器43相对于直线lx和直线ly的交点p对称地放置。类似地，时钟驱动器41和时钟驱动器42相对于直线lx和直线ly的交点p对称地放置。

由写入时钟驱动器40w到43w生成的写入时钟信号w0到w3分别输出到写入时钟线wl0到wl3。其中，写入时钟线wl0和wl1放置在写入时钟驱动器40w和41w上，而写入时钟线wl2和wl3放置在写入时钟驱动器42w和43w上。直线lx和直线ly的交点p位于写入时钟线wl0和wl1与写入时钟线wl2和wl3之间。由读取时钟驱动器40r到43r生成的读取时钟信号r0到r3分别输出到读取时钟线rl0到rl3。其中，读取时钟线rl0和rl1放置在读取时钟驱动器40r和41r上，而读取时钟线rl2和rl3放置在读取时钟驱动器42r和43r上。写入时钟线wl0到wl3位于读取时钟线rl0和rl1与读取时钟线rl2和rl3之间。

利用此布局，分频时钟信号ck0到ck3从位于与直线lx和直线ly的交点p重叠的位置处的分频电路31径向传播，并且分别被输入到时钟驱动器40到43。因此，分频时钟信号ck0到ck3的传播路径的长度基本上彼此匹配。因此，输出到写入时钟线wl0到wl3的写入时钟信号w0到w3的相位不太可能被偏移，并且输出到读取时钟线rl0到rl3的读取时钟信号r0到r3的相位不太可能被偏移。

图4是分频电路31的电路图。如图4中所展示，分频电路31具有接收时钟信号wckt和wckc的四个缓冲电路50到53。从缓冲器电路50输出的分频时钟信号ck0被供应到缓冲器电路52和53。从缓冲器电路51输出的分频时钟信号ck1被供应到缓冲器电路50和53。从缓冲器电路52输出的分频时钟信号ck2被供应到缓冲器电路50和51。从缓冲器电路53输出的分频时钟信号ck3被供应到缓冲器电路51和52。

图5a到5d分别是缓冲器电路50到53的电路图。如图5a中所展示，缓冲器电路50具有三态缓冲器50a和50b的输出节点与复位电路50c被线或连接的配置。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器50a被激活并且反转分频时钟信号ck1。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器50a变为高阻抗状态。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器50b被激活并且反转分频时钟信号ck2。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器50b变为高阻抗状态。当复位信号resetn变为高电平时，复位电路50c将分频时钟信号ck0复位到低电平。

如图5b中所展示，缓冲器电路51具有三态缓冲器51a和51b的输出节点与复位电路51c被线或连接的配置。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器51a被激活并且反转分频时钟信号ck2。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器51a变为高阻抗状态。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器51b被激活并且反转分频时钟信号ck3。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器51b变为高阻抗状态。当复位信号resetn变为高电平时，复位电路51c将分频时钟信号ck1复位到低电平。

如图5c中所展示，缓冲器电路52具有三态缓冲器52a和52b的输出节点和复位电路52c被线或连接的配置。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器52a被激活并且反转分频时钟信号ck3。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器52a变为高阻抗状态。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器52b被激活并且反转分频时钟信号ck0。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器52b变为高阻抗状态。当复位信号resetp变为高电平时，复位电路52c将分频时钟信号ck2复位到低电平。

如图5d中所展示，缓冲器电路53具有三态缓冲器53a和53b的输出节点和复位电路53c被线或连接的配置。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器53a被激活并且反转分频时钟信号ck0。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器53a变为高阻抗状态。当时钟信号wckt和wckc分别处于低电平和高电平时，三态缓冲器53b被激活并且反转分频时钟信号ck1。当时钟信号wckt和wckc分别处于高电平和低电平时，三态缓冲器53b变为高阻抗状态。当复位信号resetp变为高电平时，复位电路53c将分频时钟信号ck3复位到低电平。

如图6中所展示，从分频电路31输出周期为时钟信号wckt和wckc的两倍的四相分频时钟信号ck0到ck3。分频时钟信号ck0到ck3的相位彼此相差90度。如上所描述，分频时钟信号ck0到ck3径向传播以分别供应到时钟驱动器40到43。由时钟驱动器40到43生成的写入时钟信号w0到w3和读取时钟信号r0到r3经由在x方向上延伸的写入时钟线wl0到wl3和读取时钟线rl0到rl3供应到i/o控制电路20。

图7是展示i/o控制电路20的配置的框图。读取数据存储电路21、读取时钟同步电路22、驱动器电路23和输出缓冲器24构成读取系统电路，并且以此顺序连接在读/写总线16和数据端子12之间。输出静电放电(esd)保护电路29a设置在输出缓冲器24附近。输入缓冲器25、定时调整电路26、写入时钟同步电路27和写入数据输出电路28构成写入系统电路，并且以此顺序连接在数据端子12和读/写总线16之间。输入esd保护电路29b设置在输入缓冲器25附近。

读取数据存储电路21在其中存储从读取/写入总线16供应的并行读取数据，并且将读取数据供应到读取时钟同步电路22。读取时钟同步电路22基于读取时钟信号r0到r3将并行读取数据转换为串行数据，以生成互补的上拉数据datau和下拉数据datad。驱动器电路23基于上拉数据datau和下拉数据datad驱动输出缓冲器24，由此串行写入数据dq从数据端子12输出。输出缓冲器24的阻抗、驱动强度和转换速率由驱动器电路23调整。

图8是读取时钟同步电路22的布局图，以及图9是读取时钟同步电路22的电路图。如图8和9中所展示，读取时钟同步电路22包含四个数据传输电路块60、70、80和90，以及数据输出电路块100。数据传输电路块60、70、80和90每个用于将四位并行读取数据转换为串行数据并且将串行数据传输到数据输出电路块100的功能。在图8中所展示的实例中，数据传输电路块90、70、60和80在x方向上以此顺序排列，数据传输电路块的布局不限于此。

数据传输电路块60包含传输电路61到69。输入到数据传输电路块60的并行四位读出数据分别首先输入到传输电路61到64。载入传输电路61到64的数据分别传输到传输电路65到68。载入传输电路66和68的数据分别传输到传输电路65和67，传输到传输电路65和67的数据经由传输电路69传输到数据输出电路块100。因此，并行四位读取数据被转换为串行数据，并且将其作为读取数据d0传输到数据输出电路块100。这同样适用于其它数据传输电路块70、80和90，以及并行四位读取数据被转换为串行数据，以分别作为读取数据d1到d3传输到数据输出电路块100。

图10是数据输出电路块100的电路图。如图10中所展示，数据输出电路块100具有四个三态缓冲器电路110到113。基于读取时钟信号r0到r3，三态缓冲器电路110到113中的一个被激活，并且剩余的三个三态缓冲器电路具有处于高阻抗状态的输出。三态缓冲器电路110到113的输出节点共同连接到信号节点101。如图11中所展示，读取时钟信号r0到r3是相位彼此相差90度的四相时钟信号。三态缓冲器电路110到113分别响应于读取时钟信号r0到r3的上升沿而将读取数据d0到d3输出到信号节点101。因此，出现在信号节点101上的串行读取数据d0到d3的频率是输入到数据输出电路块100的并行读取数据d0到d3的频率的四倍。

反相器电路102和103在信号节点101的后续阶段处级联。反相器电路103的输出用作上拉数据datau，反相器电路102的输出用作下拉数据datad。上拉数据datau和下拉数据datad被供应到驱动器电路23。

图12是驱动器电路23和输出缓冲器24的电路图。驱动器电路23具有接收上拉数据datau的速度选择器121h和121l，以及接收下拉数据datad的速度选择器123h和123l。速度选择器121h和123h在选择高速模式时被激活，并且分别基于上拉数据datau和下拉数据datad生成数据信号datap、datan。从速度选择器121h和123h输出的数据信号datap、datan分别供应到上拉驱动器122h和下拉驱动器124h。速度选择器121l和123l在选择低速模式时被激活，并且分别基于上拉数据datau和下拉数据datad生成数据信号datap、datan。从速度选择器121l和123l输出的数据信号datap、datan分别供应到上拉驱动器122l和下拉驱动器124l。

输出缓冲器24包含串联连接的开关晶体管130、输出晶体管131和输出晶体管132。开关晶体管130是具有加厚的栅极介电膜的n沟道mos晶体管，并且复位信号/scr被供应到栅极电极。复位信号/scr在读取操作时变成高电平。上拉驱动器122h和122l的输出被线或连接以供应到晶体管131的栅极电极。下拉驱动器124h和124l的输出被线或连接以供应到晶体管132的栅极电极。

图13是速度选择器的电路图。速度选择器中的每个包含nand栅极电路140和nor栅极电路150。nand栅极电路140基于上拉数据datau或下拉数据datad以及控制信号ctrl¹和ctrl²生成数据信号datap。具有降低的阈值电压的高速晶体管被用作构成nand栅极电路140的晶体管141到145。nor栅极电路150基于上拉数据datau或下拉数据datad以及控制信号ctrl³到ctrl⁵生成数据信号datan。具有降低的阈值电压的高速晶体管也被用作构成nor栅极电路150的晶体管151到156。控制信号ctrl¹到ctrl⁵是速度模式信号、定时信号、非目标odt(芯片内终止)使能信号，或通过这些信号的逻辑合成获得的信号。

图14是上拉驱动器或下拉驱动器的电路图。上拉驱动器或下拉驱动器是具有串联连接的晶体管161到166的三态缓冲器，并且从晶体管163和晶体管164之间的连接点输出驱动信号drv。数据信号datap被供应到晶体管163的栅极电极，数据信号datan被供应到晶体管164的栅极电极。晶体管161和166是用于激活相关的上拉驱动器或下拉驱动器的晶体管，并且通过速度模式信号和定时信号的逻辑合成获得的控制信号ctrl⁶被输入到其栅极电极。晶体管161和166可以是具有加厚栅极介电膜的高压晶体管。当晶体管161和166截止时，相关的上拉驱动器或下拉驱动器被去激活，并且其输出节点变为高阻抗状态。晶体管162由并联连接的多个晶体管1620到1622构成，晶体管165由并联连接的多个晶体管1650到1652构成。构成转换速率编码信号sr的位sr0到sr2(例如/sr0到/sr2)的反相信号分别被供应到晶体管1620到1622的栅极电极。构成转换速率编码信号sr的位sr0到sr2分别供应到晶体管1650到1652的栅极电极。转换速率编码信号sr可以包含阻抗编码信息

通过此配置，基于上拉数据datau和下拉数据datad，构成输出缓冲器24的晶体管131和132中的一个导通，并且在读取操作时从数据端子12输出高电平或低电平的读取数据dq。根据本发明的半导体装置10将从外部供应的时钟信号wckt和wckc输入到时钟信号生成电路30的基本中心部分，并且基于时钟信号wckt和wckc径向输出四相分频时钟信号ck0到ck3，如图15中所展示。基于分频时钟信号ck0到ck3生成的读取时钟信号r0到r3经由在x方向上延伸的读取时钟线rl0到rl3被传送，并且被供应到读取时钟同步电路22。读取时钟同步电路22集中读取时钟信号r0到r3，并且基于读取时钟信号r0到r3执行并行到串行转换操作，从而生成上拉数据datau和下拉数据datad。

另一方面，在写入操作时，输入到数据端子12的写入数据dq被供应到输入缓冲器25。输入缓冲器25基于写入时钟信号w0到w3将串行写入数据dq转换为并行四位写入数据dq。并行四位写入数据dq的定时由定时调整电路26调整。此后，并行四位写入数据dq由写入时钟同步电路27进一步转换为并行16位写入数据dq，并且经由写入数据输出电路28输出到读取/写入总线16。

虽然已经在某些优选实施例和实例的上下文中揭示了本发明，但是本领域技术人员将理解，本发明超出具体揭示的实施例，延伸到本发明的其它替代实施例和/或用途及其明显的修改和等同物。此外，基于本发明，在本发明范围内的其它修改对于本领域技术人员是显而易见的。还可以设想，可以进行实施例的具体特征和方面的各种组合或子组合，并且仍然落入本发明的范围内。应理解，所揭示的实施例的各种特征和方面可以彼此组合或代替，以形成所揭示的发明的变化模式。因此，意指本文中所揭示的本发明的至少一些的范围不应限于以上描述的具体揭示的实施例。