一种字线译码电路、字线选通方法及存储器和电子设备与流程

本发明涉及存储器技术领域，尤其涉及一种字线译码电路、字线选通方法及存储器和电子设备。

背景技术：

随着半导体产业的发展和需求的差异，处理器和存储器二者之间性能差距越来越大，存储器存取速度跟不上处理器的数据处理速度。这种严重阻碍处理器性能发挥的内存瓶颈命名为“内存墙”，存内计算就是为了解决这一问题所提出的技术路径，工作原理就是选中存储器阵列中的多个字线进行数据的并行传输，在存储器阵列内部完成数据的模拟域的计算，来提高存内计算的速度。

在存内计算电路中常采用直接输入地址数据控制存储器阵列的多个字线进行数据传输，并不会经过字线译码电路。但是如果不经过字线译码电路，这种直接控制字线的方式难以应用于大规模存储阵列。

技术实现要素：

本发明的目的在于提供一种字线译码电路、字线选通方法及存储器和电子设备，用于解决大规模存储阵列的快速存取。

第一方面，本发明提供一种字线译码电路。所述字线译码电路包括：

前级译码电路以及后级译码电路；所述前级译码电路包括n个第一译码器和t个第二译码器，所述后级译码电路包括字线选择电路和k个选通器，k＝t，k和t均为大于0的整数，n为大于或等于0的整数；

每个所述第一译码器与所述字线选择电路电连接，每个所述第二译码器的输出端与相应所述选通器的输入端电连接；每个所述选通器的输出端与所述字线选择电路电连接；

每个所述第一译码器用于在存储模式向所述字线选择电路提供第一译码信号；每个所述选通器用于在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二译码信号；所述字线选择电路用于根据所述第一译码信号和所述第二译码信号选通存储区域的字线；

每个所述第一译码器还用于存内计算模式向所述字线选择电路提供第一译码信号；每个所述选通器还用于在存内计算模式向所述字线选择电路提供存内计算信号，所述字线选择电路用于根据所述第一译码信号和所述存内计算信号选通存内计算区域的字线。

与现有技术相比，本发明提供的字线译码电路中，每个第一译码器与字线选择电路电连接，每个第二译码器的输出端与相应选通器的输入端电连接；每个选通器的输出端与字线选择电路电连接。当存储器处于存储模式时，所有选通器可以向字线选择电路提供第二译码信号，使得字线选择电路用于根据第一译码信号和第二译码信号选通存储区域的字线。当存储器处于存内计算模式时，选通器可以向字线选择电路提供存内计算信号，使得字线选择电路用于根据第一译码信号和存内计算信号选通存内计算区域的字线。由此可见，本发明提供的字线译码电路利用选通器克服了一次只能打开存储阵列的一条字线的缺点，使得字线译码电路不仅可以用于存储模式的存储区域字线选择，还可以支持存内计算模式下的并行输入的存内计算，因此，本发明提供的字线译码电路可以应用于大规模存储阵列的存取。并且，在存内计算模式下，根据多个选通器所处的位置和个数，实现了存内计算所需的不同输入数据位宽。

另外，当n大于0时，前级译码电路不仅包括第一译码器还包括第二译码器。此时，不管是存储器处于存储模式还是存内计算模式时，都需要应用第一译码器所提供的第一译码信号进行相应模式下的字线选择，因此，本发明提供的字线译码电路中，从硬件角度来说，第一译码器可以在两种模式下复用，从信号的角度来说，第一译码器在两种模式下复用相应模式下的部分地址信号，从而降低面积开销与电路复杂度。

第二方面，本发明还提供一种字线选通方法，应用具有前级译码电路和后级译码电路的字线译码电路，所述前级译码电路包括n个第一译码器和t个第二译码器，所述后级译码电路包括字线选择电路和k选通器；k＝t，k和t为大于0的整数，n为大于或等于0的整数；所述字线选通方法包括：

每个所述第一译码器在存储模式向所述字线选择电路提供第一译码信号；每个所述选通器在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二译码信号；所述字线选择电路根据所述第一译码信号和所述第二译码信号选通存储区域的字线；

每个所述第一译码器存内计算模式向所述字线选择电路提供第一译码信号；每个所述选通器在存内计算模式向所述字线选择电路提供存内计算信号，所述字线选择电路根据所述第一译码信号和所述存内计算信号选通存内计算区域的字线。

与现有技术相比，本发明实施例提供的字线选通方法的有益效果与上述字线译码电路提供的有益效果相同，在此不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示例出现有技术中以八位地址信号对256条字线进行译码的字线译码电路示意图；

图2示例出本发明实施例提供的字线译码电路的结构示意图；

图3示例出本发明实施例提供的字线译码电路的两种工作模式；

图4示例出本发明实施例提供的多路加入选通器的字线译码电路示意图；

图5示例出本发明实施例提供的选通器的电路示意图；

图6示例出本发明实施例提供的字线选通方法的流程示意图；

图7示例出本发明实施例提供的以八位地址信号对256条字线进行译码的字线译码电路示意图；

图8示例出本发明实施例提供的字线译码电路工作波形示意图；

图9示例出本发明实施例提供的电子设备的结构示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

相关技术中，存储器具有存内计算模式和存储模式。当存储器处于存内计算模式，存储器阵列中的多个字线进行数据的并行传输，以在存内计算模式解决处理器与存储器二者之间性能差距的问题。当存储器处于存储模式时，可以利用字线译码电路选中某一条字线进行存取操作。

图1示例出相关技术中以八位地址信号对256条字线进行译码的字线译码电路示意图。如图1所示，分为前级译码电路和后级译码电路。前级译码电路包括译码器，后级译码电路包括字线选择电路。译码器直接连接与字线选择电路通信。

在实际应用中，上述译码器仅接收地址信号，对地址信号进行译码，得到译码信号。字线选择电路用于将译码器译出的译码信号进行逻辑运算得到256条字线值，根据256条字线值确定选中某一条字线。

当存储器进行存储操作时，读写电路可以将所需存入的数据通过位线存入选中字线所在行的地址位。当存储器进行读取操作时，读写电路可以通过位线选中字线所在行的地址位中目标地址存放的数据。

由上可见，相关技术中字线译码电路在读写操作时，一次仅可以选中一条字线进行读写操作，使得存储器处于存内计算模式时，字线译码电路无法满足存储器阵列中多个字线进行数据并行传输的功能。而如果不采用译码电路来选择存储阵列的多字线传输数据，则在大规模存储阵列中难以实现存内计算功能。

针对上述问题，本发明实施例提供一种字线译码电路，可以适用于数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存储器寻址和组合控制信号等。

图2示例出本发明实施例提供的字线译码电路的结构示意图。如图2所示，本发明实施例提供的字线译码电路包括：前级译码电路和后级译码电路。

上述前级译码电路包括n个第一译码器和t个第二译码器。上述后级译码电路包括字线选择电路和k个选通器。其中，k＝t，k和t均为大于0的整数，n为大于或等于0的整数。

每个第一译码器与字线选择电路电连接。每个第二译码器的输出端与相应选通器的输入端电连接。每个选通器的输出端与字线选择电路电连接。应理解，该第一译码器和/或第二译码器包括：二进制译码器或二-十进制译码器。二进制译码器可以是3-8译码器，2-4译码器等。二-十进制译码器可以为7442译码器等。

如图2所示，当存储器在存储模式下，每个第一译码器用于向字线选择电路提供第一译码信号；每个选通器用于向字线选择电路提供相应第二译码器发送的第二译码信号；字线选择电路用于根据第一译码信号和所述第二译码信号选通存储区域的字线。

当n＝0时，前级译码电路仅包含第二译码器。每个第二译码器均配置有一个选通器。此时，前级译码电路所有的译码器均与相应选通器的输入端电连接。字线选择电路实质用于根据第二译码信号即可选通存储区域的字线。

当n为大于0的整数，前级译码电路不仅包括第一译码器还包括第二译码器。此时，字线选择电路用于根据第一译码信号和所述第二译码信号选通存储区域的字线。字线译码电路在存储模式下，可以理解为，所有的k个选通器都为存储模式。

如图2所示，当字线译码电路在存内计算模式下，每个第一译码器还用于存内计算模式向所述字线选择电路提供第一译码信号；每个所述选通器还用于在存内计算模式向所述字线选择电路提供存内计算信号，所述字线选择电路用于根据所述第一译码信号和所述存内计算信号选通存内计算区域的字线。

当n＝0时，前级译码电路仅包含第二译码器。每个第二译码器均配置有一个选通器。此时，前级译码电路所有的译码器均与相应选通器的输入端电连接。当选通器部分选通存内计算模式时，字线选择电路实质用于根据存内计算信号和第二译码信号选通存储区域的字线。当选通器全部选通存内计算模式时，字线选择电路实质用于根据存内计算信号选通存储区域的字线。

当n为大于0的整数，前级译码电路不仅包括第一译码器还包括第二译码器。当选通器部分选通存内计算模式时，字线选择电路实质用于根据存内计算信号、第二译码信号和第一译码信号选通存储区域的字线。当选通器全部选通存内计算模式时，字线选择电路实质用于根据存内计算信号和第一译码信号选通存储区域的字线。

在实际应用中，至少一个选通器为存内计算模式，字线译码电路才会为存内计算模式。

本发明是在传统字线译码器的基础上，在t个第二译码器和字线选器电路中加入k个选通器，使得进入字线选择电路的信号不止是地址信号，字线译码电路的模式也不止是存储模式。其中，k＝t，k和t均为大于0的整数。

需要说明的是，上述字线译码电路包括与非门电路或或非门电路。

作为一种可实现的方式，选通器用于根据模式控制信号确定存储器处在存储模式的情况下，传输第二译码信号；根据模式控制信号确定存储器处在存内计算模式的情况下，传输存内计算信号。

在实际应用中，图3示例出本发明实施例提供的字线译码电路的两种工作模式。如图3(a)所示，字线译码电路对应的存储阵列为存储模式，表示在一般访存操作下，字线译码器控制存储阵列单条选定字线打开进行读写。如图3(b)所示，字线译码电路对应的存储阵列为存内计算模式，表示在存内计算操作下，控制多条字线开关，并进行计算。

由于字线译码电路的选通器为k个，k为大于0的整数，那么选通器至少有一个，当选通器为一个时，模式控制信号为单个模式控制信号，当选通器大于一个时，模式控制信号为多个。可以理解为，多个模式控制信号控制多个选通器。

图4示例出本发明实施例提供的多路加入选通器的字线译码电路示意图。如图4所示，三组前级译码电路和后级译码电路中皆加入选通器，每个选通器单独由对应模式控制信号控制，三个选通器可以同时为存储模式或存内计算模式，也可以一个选通器为存储模式，另外两个选通器为存内计算模式，组合模式根据存内计算所需的不同输入数据位宽进行选择。

在一种可选的方式中，选通器包括：并联在一起的第一传输门和第二传输门；模式控制信号包括第一控制信号和第二控制信号；

在实际应用中，第一传输门和第二传输门结构相同，都具有四个端口，输入端口、输出端口、第一控制信号端口和第二控制端口。第一传输门的第一控制信号端口接收第一控制信号，第一传输门的第二控制信号端口接收第二控制信号，第一传输门的输入端口接收第二译码信号，第一输出门的输出端口输出第二译码信号。第二传输门的第一控制信号端口接收第二控制信号，第二传输门的第二控制信号端口接收第一控制信号，第二传输门的输入端口接收存内计算信号，第二输出门的输出端口输出存内计算信号。

所述第一传输门用于在第一控制信号为低电平，第二控制信号为高电平的情况下，传输所述第二译码信号；

在实际应用中，图5示例出本发明实施例提供的选通器的电路示意图。如图5所示，第一控制信号可以为存内计算模式开启信号cim，第二控制信号可以为存内计算模式开启取反信号cimb。cim＝0，cimb＝1，第一传输门打开，第二传输门关闭，第一传输门传输第二译码信号。

上述第二传输门用于在第一控制信号为高电平，第二控制信号为低电平的情况下，传输所述存内计算信号。

在实际应用中，如图5所示，第一控制信号可以为存内计算模式开启信号cim，第二控制信号可以为存内计算模式开启取反信号cimb。cim＝1，cimb＝0，第一传输门关闭，第二传输门打开，第二传输门传输存内计算信号。

本发明提供的字线译码电路利用选通器克服了一次只能打开存储阵列的一条字线的缺点，使得字线译码电路不仅可以用于存储模式的存储区域字线选择，还可以支持存内计算模式下的并行输入的存内计算，因此，本发明提供的字线译码电路可以应用于大规模存储阵列的存取。并且，在存内计算模式下，根据多个选通器所处的位置和个数，实现了存内计算所需的不同输入数据位宽。

另外，当n大于0时，前级译码电路不仅包括第一译码器还包括第二译码器。此时，不管是存储器处于存储模式还是存内计算模式时，都需要应用第一译码器所提供的第一译码信号进行相应模式下的字线选择，因此，本发明提供的字线译码电路中，从硬件角度来说，第一译码器可以在两种模式下复用，从信号的角度来说，第一译码器在两种模式下复用相应模式下的部分地址信号，从而降低面积开销与电路复杂度。

本发明实施例还提供一种字线选通方法，该字线选通方法应用于图2所示具有前级译码电路和后级译码电路的字线译码电路，所述后级译码电路包括字线选择电路和k选通器，所述前级译码电路包括n个第一译码器和t个第二译码器；k＝t，k和t为大于0的整数，n为大于或等于0的整数。图6示例出本发明实施例提供的字线选通方法的流程示意图。如图6所示，字线选通方法包括以下步骤：

步骤101：每个第一译码器在存储模式向字线选择电路提供第一译码信号；每个选通器在存储模式向字线选择电路提供相应第二译码器发送的第二译码信号；字线选择电路根据第一译码信号和第二译码信号选通存储区域的字线；

在实际应用中，传统字线译码电路以八位地址信号对256条字线进行译码的电路为例，如图1所示，译码器根据地址信号译为三组信号，一个3-8译码器将地址信号addr[0:2]译为q1[7:0]，另一个3-8译码器将地址信号addr[3:5]译为q2[7:0]，还有一个2-4译码器将地址信号addr[6:7]译为q3[3:0]。将q1[7:0]、q2[7:0]和q3[3:0]输入到多个字线选择电路进行逻辑运算得到256条字线值。

如图1所示，例如：当地址信号addr[0:2]＝000，地址信号addr[3:5]＝000，地址信号addr[6:7]＝00时，则q1[7:0]＝00000001，q2[7:0]＝00000001，q3[3:0]＝0001，字线wl[0]＝1，即字线wl[0]为打开状态，字线wl[1]～wl[255]＝0，即字线wl[1]～wl[255]为关闭状态；当八个地址信号为11111111时，则q1[7:0]＝10000000，q2[7:0]＝10000000，q3[3:0]＝1000，wl[0]～wl[254]＝0，即为关闭状态，wl[255]＝1，为打开状态。

在实际应用中，图7示例出本发明实施例提供的以八位地址信号对256条字线进行译码的字线译码电路示意图。如图7所示，在存储模式下，选通器均为存储模式，选通器会选择第二译码信号q1[7:0]输入到字线选择电路，字线选择电路根据第一译码电路输出的第一译码信号q2[7:0]、q3[3:0]和第二译码信号q1[7:0]确定选中256条字线中的某一条字线对存储器进行存取，可以理解为，在存储模式下，本发明的字线译码电路与传统的字线译码电路的对地址信号进行译码的过程相同，最后确定的存储区域的字线相同。

步骤102：每个第一译码器存内计算模式向字线选择电路提供第一译码信号；每个选通器在存内计算模式向字线选择电路提供存内计算信号，字线选择电路根据第一译码信号和存内计算信号选通存内计算区域的字线。

在实际应用中，如图7所示，一个选通器为存内计算模式时，则字线译码电路为存内计算模式。选通器选通存内计算信号in[7:0]，q1[7:0]受存内计算信号in[7:0]控制，第一译码器对应的3-8译码器将addr[3:5]译为q2[7:0]，第一译码器对应的2-4译码器将addr[6:7]译为q3[3:0]。将q1[7:0]、q2[7:0]和q3[3:0]输入到多个字线选择电路进行逻辑运算得到256条字线值。

如图7所示，例如：当存内计算信号in[7:0]＝11111111，地址信号addr[0:2]＝000，地址信号addr[3:5]＝000，地址信号addr[6:7]＝00时，则q1[7:0]＝11111111，q2[7:0]＝00000001，q3[3:0]＝0001，由于q1[7:0]的8位都可以为1，与译码器译码出的译码信号只能1位为1不同，最后通过字线选通器后，字线选通信号wl[0]～wl[7]全开，字线选通信号wl[5]～wl[255]为关闭状态。可以理解为，地址信号addr[3:7]决定开启的范围为wl[0]～wl[7]，q1[7:0]＝11111111，则字线选通信号wl[0]～wl[7]全部开启，q1[7:0]＝01111111，则字线选通信号wl[0]～wl[6]开启，wl[7]。即一次可以开启8位位宽的数据字线，实际开启几位由q1[7:0]决定。

如图4和如图7所示，例如：当同时选用了三个选通器，且三个选通器都是存内计算模式时，在in1[7:0]＝11111111，in2[7:0]＝00000011，in3[7:0]＝0001，地址信号addr[0:2]＝000，地址信号addr[3:5]＝000，地址信号addr[6:7]＝00的情况下，则q1[7:0]＝11111111，q2[7:0]＝00000011，q3[3:0]＝0001，可以理解为字线选通信号的开启范围为256位，实际开启情况为wl[0]～wl[15]开启，其余关闭。以上的例子，可以说明通过调节选通器的数量和添加位置，可以实现存内计算所需的不同输入数据位宽。

作为一种可实现的方式，步骤101中每个选通器用于在存储模式向字线选择电路提供相应第二译码器发送的第二译码信号包括：选通器根据模式控制信号确定存储器处在存储模式的情况下，传输第二译码信号；

步骤102中每个选通器在存内计算模式向字线选择电路提供存内计算信号包括：选通器根据模式控制信号确定存储器处在存内计算模式的情况下，传输存内计算信号。

在实际应用中，图8示例出本发明实施例提供的字线译码电路工作波形示意图。假设输入八位地址信号addr[7:0]全为0，在第一个时钟周期clk内，字线译码电路处于存内计算模式，即cim＝1，cimb＝0，wl[0:7]根据in[7:0]开启或关闭。在第二个时钟周期clk内，字线译码电路处于存储模式，即cim＝0，cimb＝1，根据八位地址信号，wl[0]被选中开启。

在一种可选的方式中，选通器包括：并列连接的第一传输门和第二传输门；模式控制信号包括第一控制信号和第二控制信号；

每个所述选通器用于在存储模式向字线选择电路提供相应第二译码器发送的第二译码信号包括：第一传输门在第一控制信号为高电平，第二控制信号为低电平的情况下，传输第二译码信号；

每个选通器在存内计算模式向字线选择电路提供存内计算信号包括：第二传输门在第一控制信号为低电平，第二控制信号为高电平的情况下，传输存内计算信号。

与现有技术相比，本发明实施例提供的字线选通方法的有益效果与上述字线译码电路提供的有益效果相同，在此不做赘述。

本发明实施例还提供一种存储器。该存储器包括上述实施例所描述的字线译码器。

图9示例出本发明实施例提供的电子设备的结构示意图。如图9所示，该电子设备100包括存储器120。存储器120为图3所示的存储器。

与现有技术相比，本发明实施例提供的电子设备100的有益效果与图3所示的存储器件的有益效果相同，在此不做赘述。

作为一种可能的实现方式，如图9所示，上述电子设备100还包括与存储器120通信的处理器110。

在一些情况下，如图9所示，上述电子设备100所包括的存储器120和处理器110可以与通信接口等装置集成在一起，并封装成芯片，构成应用于电子设备的芯片。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。