一种八管双端口静态随机存取存储器及其制备方法与流程
本发明涉及存储器装置的制备工艺，尤其涉及一种八管双端口静态随机存取存储器(eight-transistordualportstaticrandomaccessmemory，8tdp-sram)，以及该八管双端口静态随机存取存储器的一种制备方法。
背景技术：
在半导体数字逻辑芯片的代工领域，经常使用静态随机存取存储器作为存储工具。由八个晶体管(eighttransistor，8t)组成的双端口静态随机存取存储器(dual-portsram)具有两组读写双向端口。各组读写双向端口的两个读写端口都可以提供读取数据和写入数据的功能。
在现有的八管双端口静态随机存取存储器中，通常采用具有相同尺寸的晶体管来作为各读写端口的门管。通常情况下，这些具有相同尺寸的晶体管都具有相同或相近的电气参数，用于使八管双端口静态随机存取存储器的各读写端口保持一致。
然而，在八管双端口静态随机存取存储器的实际应用中，由于存储器中各晶体管元件的不对称的布局结构，从各组读写双向端口的第一读写端口流入的正向读取电流与从其第二读写端口流入的反向读取电流普遍存在电流值不一致的现象。电流值较小的反向读取电流会导致通过第二读写端口执行数据读取操作的速度较慢，从而造成八管双端口静态随机存取存储器的各读写端口性能不对称的问题。
为了克服现有技术存在的上述缺陷，本领域亟需一种八管双端口静态随机存取存储器的制备工艺，用于弥补晶体管布局结构不对称导致的各读写端口性能不对称的问题，通过对电流偏小、速度偏慢的端口进行电流提升与速度提升来改善对应端口的性能。
技术实现要素：
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之前序。
为了克服现有技术存在的上述缺陷，本发明提供了一种八管双端口静态随机存取存储器、该八管双端口静态随机存取存储器的一种制备方法，以及一种计算机可读存储介质，用于弥补晶体管布局结构不对称导致的各读写端口性能不对称的问题。通过对电流偏小、速度偏慢的读写端口进行电流提升，本发明提供的上述八管双端口静态随机存取存储器及其制备方法可以有效地提升对应端口的读取速度。
本发明提供的上述八管双端口静态随机存取存储器，包括第一门管、第二门管、第三门管、第四门管、第一上拉管、第二上拉管、第一下拉管，以及第二下拉管。
所述第一门管的漏极用作所述存储器的第一组读写双向端口的第一读写端口。所述第一门管的栅极适于连接第一字线(wordline)。所述第一门管的源极连接所述存储器的内部节点。所述第二门管的漏极用作所述第一组读写双向端口的第二读写端口。所述第二门管的栅极适于连接所述第一字线。所述第二门管的源极连接所述存储器的反相内部节点。所述第三门管的漏极用作所述存储器的第二组读写双向端口的第一读写端口。所述第三门管的栅极适于连接第二字线。所述第三门管的源极连接所述存储器的所述反相内部节点。所述第四门管的漏极用作所述第二组读写双向端口的第二读写端口。所述第四门管的栅极适于连接所述第二字线。所述第四门管的源极连接所述存储器的所述内部节点。
所述第一上拉管的源极适于连接高电平。所述第一上拉管的漏极连接所述内部节点。所述第一上拉管的栅极连接所述反相内部节点。所述第二上拉管的源极适于连接高电平。所述第二上拉管的漏极连接所述反相内部节点。所述第二上拉管的栅极连接所述内部节点。所述第一下拉管的源极适于连接低电平。所述第一下拉管的漏极连接所述内部节点。所述第一下拉管的栅极连接所述反相内部节点。所述第二下拉管的源极适于连接低电平。所述第二下拉管的漏极连接所述反相内部节点。所述第二下拉管的栅极连接所述内部节点。
所述第二门管的导通阻抗小于所述第一门管的导通阻抗，以使从所述第一组读写双向端口的第一读写端口流入的第一读取电流与从所述第一组读写双向端口的第二读写端口流入的第二读取电流相等。所述第四门管的导通阻抗小于所述第三门管的导通阻抗，以使从所述第二组读写双向端口的第一读写端口流入的第三读取电流与从所述第二组读写双向端口的第二读写端口流入的第四读取电流相等。
优选地，在本发明的一些实施例中，所述第一读取电流可以从所述第一组读写双向端口的第一读写端口流经所述内部节点的一端，并从所述第一下拉管流出所述存储器以读取所述内部节点存储的数据，所述第一下拉管的栅极连接所述内部节点的所述一端。所述第二读取电流可以从所述第一组读写双向端口的第二读写端口流入所述反相内部节点的一端，并从所述反相内部节点的另一端经所述第二下拉管流出所述存储器以读取所述反相内部节点存储的数据，所述第二下拉管的栅极连接所述反相内部节点的所述另一端。所述第三读取电流可以从所述第二组读写双向端口的第一读写端口流经所述反相内部节点的所述另一端，并从所述第二下拉管流出所述存储器以读取所述反相内部节点存储的数据。所述第四读取电流可以从所述第二组读写双向端口的第二读写端口流入所述内部节点的另一端，并从所述内部节点的所述一端经所述第一下拉管流出所述存储器以读取所述内部节点存储的数据。
优选地，在本发明的一些实施例中，所述第一门管的导通阻抗与所述第二门管的导通阻抗的差值，可以等于从所述第二门管的源极到所述反相内部节点的所述另一端的阻抗。所述第三门管的导通阻抗与所述第四门管的导通阻抗的差值，可以等于从所述第四门管的源极到所述内部节点的所述一端的阻抗。
可选地，在本发明的一些实施例中，所述第一门管、所述第三门管、所述第一下拉管及所述第二下拉管可以通过基础轻掺杂漏极植入工艺及基础口袋植入工艺来完成离子植入。所述第二门管及所述第四门管可以通过在所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺的基础上，进一步执行重度轻掺杂漏极植入工艺来完成离子植入。
可选地，在本发明的一些实施例中，所述第一门管、所述第三门管、所述第一下拉管及所述第二下拉管可以通过基础轻掺杂漏极植入工艺及基础口袋植入工艺来完成离子植入。所述第二门管及所述第四门管可以通过重度轻掺杂漏极植入工艺及轻度口袋植入工艺来完成离子植入。
根据本发明的另一方面，本文还提供了一种八管双端口静态随机存取存储器的制备方法。
本发明提供的上述八管双端口静态随机存取存储器的制备方法，包括步骤：
在基板上生成所述存储器的电路结构，其中，所述电路结构包括：第一门管，所述第一门管的漏极用作所述存储器的第一组读写双向端口的第一读写端口，所述第一门管的栅极适于连接第一字线，所述第一门管的源极连接所述存储器的内部节点；第二门管，所述第二门管的漏极用作所述第一组读写双向端口的第二读写端口，所述第二门管的栅极适于连接所述第一字线，所述第二门管的源极连接所述存储器的反相内部节点；第三门管，所述第三门管的漏极用作所述存储器的第二组读写双向端口的第一读写端口，所述第三门管的栅极适于连接第二字线，所述第三门管的源极连接所述存储器的所述反相内部节点；第四门管，所述第四门管的漏极用作所述第二组读写双向端口的第二读写端口，所述第四门管的栅极适于连接所述第二字线，所述第四门管的源极连接所述存储器的所述内部节点；第一上拉管，所述第一上拉管的源极适于连接高电平，所述第一上拉管的漏极连接所述内部节点，所述第一上拉管的栅极连接所述反相内部节点；第二上拉管，所述第二上拉管的源极适于连接高电平，所述第二上拉管的漏极连接所述反相内部节点，所述第二上拉管的栅极连接所述内部节点；第一下拉管，所述第一下拉管的源极适于连接低电平，所述第一下拉管的漏极连接所述内部节点，所述第一下拉管的栅极连接所述反相内部节点；以及第二下拉管，所述第二下拉管的源极适于连接低电平，所述第二下拉管的漏极连接所述反相内部节点，所述第二下拉管的栅极连接所述内部节点；以及
对所述第一门管、所述第二门管、所述第三门管及所述第四门管执行离子植入，令所述第二门管的导通阻抗小于所述第一门管的导通阻抗以使所述第一组读写双向端口的第一读写端口流入的第一读取电流与从所述第一组读写双向端口的第二读写端口流入的第二读取电流相等，并令所述第四门管的导通阻抗小于所述第三门管的导通阻抗以使所述第二组读写双向端口的第一读写端口流入的第三读取电流与从所述第二组读写双向端口的第二读写端口流入的第四读取电流相等。
优选地，在本发明的一些实施例中，所述第一读取电流可以从所述第一组读写双向端口的第一读写端口流经所述内部节点的一端，并从所述第一下拉管流出所述存储器以读取所述内部节点存储的数据。所述第二读取电流可以从所述第一组读写双向端口的第二读写端口流入所述反相内部节点的一端，并从所述反相内部节点的另一端经所述第二下拉管流出所述存储器以读取所述反相内部节点存储的数据。所述第三读取电流可以从所述第二组读写双向端口的第一读写端口流经所述反相内部节点的所述另一端，并从所述第二下拉管流出所述存储器以读取所述反相内部节点存储的数据。所述第四读取电流可以从所述第二组读写双向端口的第二读写端口流入所述内部节点的另一端，并从所述内部节点的所述一端经所述第一下拉管流出所述存储器以读取所述内部节点存储的数据。
优选地，在本发明的一些实施例中，所述执行离子植入的步骤可以包括：对所述第一门管及所述第二门管执行不同的离子植入，以使所述第一门管的导通阻抗与所述第二门管的导通阻抗的差值等于从所述第二门管的源极到所述反相内部节点的所述另一端的阻抗；以及对所述第三门管及所述第四门管执行不同的离子植入，以使所述第三门管的导通阻抗与所述第四门管的导通阻抗的差值等于从所述第四门管的源极到所述内部节点的所述一端的阻抗。
可选地，在本发明的一些实施例中，所述执行离子植入的步骤可以包括：对所述第一门管、所述第二门管、所述第三门管、所述第四门管所述第一下拉管及所述第二下拉管执行基础轻掺杂漏极植入工艺及基础口袋植入工艺；以及对完成所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺的第二门管及第四门管进一步执行重度轻掺杂漏极植入工艺。
优选地，在本发明的一些实施例中，执行所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺的步骤可以进一步包括：将基础离子植入光罩覆盖所述第一门管、所述第二门管、所述第三门管、所述第四门管、所述第一下拉管及所述第二下拉管，以执行所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺。执行所述重度轻掺杂漏极植入工艺的步骤可以进一步包括：在完成所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺之后，将额外的离子植入光罩覆盖所述第二门管及所述第四门管，以执行所述重度轻掺杂漏极植入工艺。
可选地，在本发明的一些实施例中，所述执行离子植入的步骤可以包括：对所述第一门管、所述第三门管、所述第一下拉管及所述第二下拉管执行基础轻掺杂漏极植入工艺及基础口袋植入工艺；以及对所述第二门管及所述第四门管执行重度轻掺杂漏极植入工艺及轻度口袋植入工艺。
优选地，在本发明的一些实施例中，执行所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺的步骤可以进一步包括：将第一离子植入光罩覆盖所述第一门管、所述第三门管、所述第一下拉管及所述第二下拉管，以执行所述基础轻掺杂漏极植入工艺及所述基础口袋植入工艺。执行所述重度轻掺杂漏极植入工艺及所述轻度口袋植入工艺的步骤可以进一步包括：将第二张离子植入光罩覆盖所述第二门管及所述第四门管，以执行所述重度轻掺杂漏极植入工艺及所述轻度口袋植入工艺。
根据本发明的另一方面，本文还提供了一种计算机可读存储介质。
本发明提供的上述计算机可读存储介质上存储有计算机指令。所述计算机指令被处理器执行时，可以实施上述任意一个实施例所提供的八管双端口静态随机存取存储器的制备方法，用于弥补晶体管布局结构不对称导致的各读写端口性能不对称的问题，通过对电流偏小、速度偏慢的端口进行电流提升与速度提升来改善对应端口的性能。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了根据本发明的一方面提供的八管双端口静态随机存取存储器的电路架构示意图。
图2示出了根据本发明的一些实施例提供的八管双端口静态随机存取存储器中各晶体管的布局结构示意图。
图3a-3d示出了根据本发明的一些实施例提供的第一读取电流、第二读取电流、第三读取电流及第四读取电流的路径示意图。
图4a-4d示出了根据本发明的一些实施例提供的第一读取电流、第二读取电流、第三读取电流及第四读取电流的路径的电路示意图。
图5示出了根据本发明的另一方面提供的八管双端口静态随机存取存储器的制备方法的流程示意图。
图6a-6b示出了根据本发明的一些实施例提供的执行离子植入的示意图。
图7a-7b示出了根据本发明的一些实施例提供的执行离子植入的示意图。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合优选实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第二组件、区域、层和/或部分。
为了克服现有技术存在的各读写端口性能不对称的缺陷，本发明提供了一种八管双端口静态随机存取存储器(eight-transistordualportstaticrandomaccessmemory，8tdp-sram)、该八管双端口静态随机存取存储器的一种制备方法，以及一种计算机可读存储介质，用于弥补晶体管布局结构不对称导致的各读写端口性能不对称的问题。
请参考图1，图1示出了根据本发明的一方面提供的八管双端口静态随机存取存储器的电路架构示意图。
如图1所示，本发明提供的上述八管双端口静态随机存取存储器10包括第一门管pg1、第二门管pg2、第三门管pg3、第四门管pg4、第一上拉管pu1、第二上拉管pu2、第一下拉管pd1，以及第二下拉管pd2。
在一些实施例中，第一门管pg1的漏极可以用作存储器10的第一组读写双向端口的第一读写端口11，可以连接外接的第一位线(bitline)a_bl以供外接的处理器从内部节点q读取数据或向内部节点q写入数据。第一门管pg1的栅极适于连接外接的第一字线(wordline)a_wl，从而根据第一字线a_wl的电位来控制第一门管pg1的通断。第一门管pg1的源极连接存储器10的内部节点q，用于引出该内部节点q来进行数据读取或数据写入。
在一些实施例中，第二门管pg2的漏极可以用作第一组读写双向端口的第二读写端口12，可以连接外接的第二位线a_blb以供外接的处理器从反相内部节点
在一些实施例中，第一门管pg1及第二门管pg2受同一根字线a_wl的控制而同步导通或同步关断，从而将第一读写端口11与第二读写端口12构成一组读写双向端口来进行数据读取或数据写入。
在一些实施例中，第三门管pg3的漏极可以用作存储器10的第二组读写双向端口的第一读写端口21，可以连接外接的第三位线b_bl以供外接的处理器从反相内部节点
在一些实施例中，第四门管pg4的漏极可以用第二组读写双向端口的第二读写端口22，可以连接外接的第四位线b_blb以供外接的处理器从内部节点q读取数据或向内部节点q写入数据。第四门管pg4的栅极适于连接外接的第二字线b_wl，从而根据第二字线b_wl的电位来控制第四门管pg4的通断。第四门管pg4的源极连接存储器10的内部节点q，用于引出该内部节点q来进行数据读取或数据写入。
在一些实施例中，第一上拉管pu1的源极适于连接高电平的器件内部工作电压vdd。第一上拉管pu1的漏极连接内部节点q。第一上拉管pu1的栅极连接反相内部节点
在一些实施例中，第二上拉管pu2的源极适于连接高电平的器件内部工作电压vdd。第二上拉管pu2的漏极连接反相内部节点
在一些实施例中，第一下拉管pd1的源极适于连接低电平的公共接地端电压vss。第一下拉管pd1的漏极连接内部节点q。第一下拉管pd1的栅极连接反相内部节点
在一些实施例中，第二下拉管pd2的源极适于连接低电平的公共接地端电压vss。第二下拉管pd2的漏极连接反相内部节点
在一些实施例中，第一门管pg1、第二门管pg2、第三门管pg3、第四门管pg4、第一下拉管pd1及第二下拉管pd2可以选用n型场效应晶体管(n-fet)。在一些实施例中，第一上拉管pu1及第二上拉管pu2可以选用p型场效应晶体管(p-fet)。
请参考图2，图2示出了根据本发明的一些实施例提供的八管双端口静态随机存取存储器中各晶体管的布局结构示意图。
如图2所示，在本发明的一些实施例中，八管双端口静态随机存取存储器10的内部节点q和反相内部节点
请结合参考图3a及图4a，图3a示出了根据本发明的一些实施例提供的第一读取电流的路径示意图。图4a示出了根据本发明的一些实施例提供的第一读取电流的路径的电路示意图。
如图3a所示，在一些实施例中，当需要从第一组读写双向端口的第一读写端口11读取内部节点q存储的数据时，处理器可以通过第一位线a_bl向第一读写端口11输入第一读取电流。该第一读取电流将流经内部节点q的第一端，经过第一下拉管pd1的漏极，并从第一下拉管pd1源极的流出存储器10。处理器可以根据第一电流的值判断内部节点q存储的数据是高电平的1，还是低电平的0。
如图4a所示，在上述实施例中，第一读取电流在八管双端口静态随机存取存储器10内依次流经第一门管pg1的漏极和源极，以及第一下拉管pd1的漏极和源极。因此，第一读取电流的路径的等效电路中包括第一门管pg1的导通电阻及第一下拉管pd1的导通电阻。
请结合参考图3b及图4b，图3b示出了根据本发明的一些实施例提供的第二读取电流的路径示意图。图4b示出了根据本发明的一些实施例提供的第二读取电流的路径的电路示意图。
如图3b所示，在一些实施例中，当需要从第一组读写双向端口的第二读写端口12读取反相内部节点
如图4b所示，在上述实施例中，第二读取电流在八管双端口静态随机存取存储器10内依次流经第二门管pg2的漏极和源极、多晶硅231的两端、反相内部节点
由此可见，在通过第一组读写双向端口的第二读写端口12读取数据时，若第二门管pg2的导通阻抗与第一门管pg1的导通阻抗相等，则第二读取电流的路径上的阻抗将大于从第一读写端口11输入的第一读取电流的路径上的阻抗。因此，在输出相同读取电压的情况下，处理器通过现有存储器的第一组读写双向端口的第二读写端口12读取数据的速度将慢于通过第一组读写双向端口的第一读写端口11读取数据的速度，从而造成八管双端口静态随机存取存储器10的第一组读写双向端口11及12的性能的不对称。反而言之，通过使第二门管pg2的导通阻抗小于第一门管pg1的导通阻抗，本发明可以使从第一组读写双向端口的第一读写端口11流入的第一读取电流与从第一组读写双向端口的第二读写端口12流入的第二读取电流相等，从而保障八管双端口静态随机存取存储器10的第一组读写双向端口11及12的性能对称。
请结合参考图3c及图4c，图3c示出了根据本发明的一些实施例提供的第三读取电流的路径示意图。图4c示出了根据本发明的一些实施例提供的第三读取电流的路径的电路示意图。
如图3c所示，在一些实施例中，当需要从第二组读写双向端口的第一读写端口21读取反相内部节点
如图4c所示，在上述实施例中，第三读取电流在八管双端口静态随机存取存储器10内依次流经第三门管pg3的漏极和源极，以及第二下拉管pd2的漏极和源极。因此，第三读取电流的路径的等效电路中包括第三门管pg3的导通电阻及第二下拉管pd2的导通电阻。
请结合参考图3d及图4d，图3d示出了根据本发明的一些实施例提供的第四读取电流的路径示意图。图4d示出了根据本发明的一些实施例提供的第四读取电流的路径的电路示意图。
如图3d所示，在一些实施例中，当需要从第二组读写双向端口的第二读写端口22读取内部节点q存储的数据时，处理器可以通过第四位线b_blb向第二读写端口22输入第四读取电流。该第四读取电流将经过多晶硅232流入内部节点q的第二端，从内部节点q的第一端流入第一下拉管pd1的漏极，并从第一下拉管pd1的源极流出存储器10。处理器可以根据第四电流的值判断内部节点q存储的数据是高电平的1，还是低电平的0。
如图4d所示，在上述实施例中，第四读取电流在八管双端口静态随机存取存储器10内依次流经第四门管pg4的漏极和源极、多晶硅232的两端、内部节点q的两端，以及第一下拉管pd1的漏极和源极。因此，第四读取电流的路径的等效电路中包括第四门管pg4的导通电阻、多晶硅232的等效电阻、内部节点q的等效电阻，以及第一下拉管pd4的导通电阻。
由此可见，在通过第二组读写双向端口的第二读写端口22读取数据时，若第四门管pg4的导通阻抗与第三门管pg3的导通阻抗相等，则第四读取电流的路径上的阻抗将大于从第一读写端口21输入的第三读取电流的路径上的阻抗。因此，在输出相同读取电压的情况下，处理器通过现有存储器的第二组读写双向端口的第二读写端口22读取数据的速度将慢于通过第二组读写双向端口的第一读写端口21读取数据的速度，从而造成八管双端口静态随机存取存储器10的第二组读写双向端口21及22的性能的不对称。反而言之，通过使第四门管pg4的导通阻抗小于第三门管pg3的导通阻抗，本发明可以使从第二组读写双向端口的第一读写端口21流入的第三读取电流与从第二组读写双向端口的第二读写端口22流入的第四读取电流相等，从而保障八管双端口静态随机存取存储器10的第二组读写双向端口21及22的性能对称。
为了克服八管双端口静态随机存取存储器10的第一组读写双向端口11及12的性能不对称的问题，以及其第二组读写双向端口21及22的性能的不对称的问题，本发明提供了一种八管双端口静态随机存取存储器的制备方法。该制备方法通过对八管双端口静态随机存取存储器10的第二门管pg2及第四门管pg4执行进一步的离子植入，减小第二门管pg2及第四门管pg4的导通阻抗，从而实现第一读取电流与第二读取电流的均衡，以及第三读取电流与第四读取电流的均衡。
请参考图5，图5示出了根据本发明的另一方面提供的八管双端口静态随机存取存储器的制备方法的流程示意图。
如图5所示，本发明提供的上述八管双端口静态随机存取存储器的制备方法包括步骤：
501：在基板上生成八管双端口静态随机存取存储器中各场效应晶体管的电路结构；以及
502：对第一门管、第二门管、第三门管及第四门管执行不同的离子植入。
在本发明的一些实施例中，对第二门管pg2执行的离子植入可以强于对第一门管pg1执行的离子植入，从而使第二门管pg2的导通阻抗小于第一门管pg1的导通阻抗。在一些优选的实施例中，通过定量地控制对第一门管pg1及第二门管pg2执行离子植入的程度，可以使第一门管pg1的导通阻抗与第二门管pg2的导通阻抗的差值等于多晶硅231的等效电阻及反相内部节点
相同地，在本发明的一些实施例中，对第四门管pg4执行的离子植入可以强于对第三门管pg3执行的离子植入，从而使第四门管pg4的导通阻抗小于第三门管pg3的导通阻抗。在一些优选的实施例中，通过定量地控制对第三门管pg3及第四门管pg4执行离子植入的程度，可以使第三门管pg3的导通阻抗与第四门管pg4的导通阻抗的差值等于多晶硅232的等效电阻及内部节点q的等效电阻之和。也就是说，第三门管pg3的导通阻抗与第四门管pg4的导通阻抗的差值可以等于从第四门管pg4的源极到内部节点q的第一端的总阻抗，从而使从第二组读写双向端口的第一读写端口21流入的第三读取电流与从第二组读写双向端口的第二读写端口22流入的第四读取电流相等。
在本发明的一些实施例中，对八管双端口静态随机存取存储器10中各场效应晶体管执行离子植入的工艺可以分两步进行。请结合参考图6a-6b，图6a-6b示出了根据本发明的一些实施例提供的执行离子植入的示意图。
如图6a所示，在上述实施例中，在对八管双端口静态随机存取存储器10中各场效应晶体管执行离子植入时，可以首先利用基础离子植入光罩61覆盖第一门管pg1、第二门管pg2、第三门管pg3、第四门管pg4、第一下拉管pd1及第二下拉管pd2，并对覆盖的各场效应晶体管执行基础轻掺杂漏极植入(basicallylightlydopeddrainimplanting，bsllddimp.)工艺及基础口袋植入(basicallypocketorhaloimplanting，bslpktimp.)工艺。通过执行轻掺杂漏极植入工艺可以有效地减弱各场效应晶体管的漏区电场，从而改进热电子退化效应。通过执行口袋植入可以有效地防止各场效应晶体管的源极与漏极之间穿通(punch)，从而抑制短(窄)通道效应。
如图6b所示，在完成基础轻掺杂漏极植入(bsllddimp.)工艺及基础口袋植入(bslpktimp.)工艺之后，可以进一步利用额外的离子植入光罩62覆盖第二门管pg2及第四门管pg4，对覆盖的第二门管pg2及第四门管pg4进一步执行重度轻掺杂漏极植入(heavylddimp.)工艺。通过对完成基础轻掺杂漏极植入工艺及基础口袋植入工艺的第二门管pg2及第四门管pg4进一步执行重度轻掺杂漏极植入工艺，可以进一步地向第二门管pg2及第四门管pg4植入离子，从而进一步降低第二门管pg2及第四门管pg4的导通阻抗。
在一些优选的实施例中，执行过重度轻掺杂漏极植入工艺的第二门管pg2的导通阻抗与多晶硅231的等效电阻及反相内部节点
在一些优选的实施例中，执行过重度轻掺杂漏极植入工艺的第四门管pg4的导通阻抗与多晶硅232的等效电阻及内部节点q的等效电阻之和，可以等于仅执行过基础轻掺杂漏极植入工艺的第三门管pg3的导通阻抗。在此情况下，处理器从第二组读写双向端口的第一读写端口21输入第三读取电流读取数据的速度，将与从第二组读写双向端口的第二读写端口22输入第四读取电流读取数据的速度相等。
本领域的技术人员可以理解，上述分两步执行离子植入工艺的方案只是本发明提供的一个实施例，主要用于清楚地展示本发明的构思，并提供一种便于公众实施的具体方案，而非用于限制本发明的保护范围。
在一些更优的实施例中，对八管双端口静态随机存取存储器10中各场效应晶体管执行离子植入的工艺也可以由两张不同的离子植入光罩分别执行。
请结合参考图7a-7b，图7a-7b示出了根据本发明的一些实施例提供的执行离子植入的示意图。
如图7a所示，在上述实施例中，在对八管双端口静态随机存取存储器10中各场效应晶体管执行离子植入时，可以利用第一离子植入光罩71覆盖第一门管pg1、第三门管pg3、第一下拉管pd1及第二下拉管pd2，并对覆盖的各场效应晶体管执行基础轻掺杂漏极植入工艺及基础口袋植入工艺。通过执行轻掺杂漏极植入工艺可以有效地减弱各场效应晶体管的漏区电场，从而改进热电子退化效应。通过执行口袋植入可以有效地防止各场效应晶体管的源极与漏极之间穿通，从而抑制短(窄)通道效应。
如图7b所示，在上述实施例中，还可以利用分离的第二离子植入光罩72覆盖第二门管pg2及第四门管pg4，对覆盖的第二门管pg2及第四门管pg4执行重度轻掺杂漏极植入工艺及轻度口袋植入(lightpocketorhaloimplanting，lightpktimp.)工艺。相比于在执行过基础口袋植入工艺的第二门管pg2及第四门管pg4上进一步执行重度轻掺杂漏极植入工艺，直接利用分离的第二离子植入光罩72对第二门管pg2及第四门管pg4执行重度轻掺杂漏极植入工艺及轻度口袋植入工艺，可以进一步改善口袋植入工艺的离子植入条件，从而减弱口袋植入工艺的轻度以进一步降低第二门管pg2及第四门管pg4的导通阻抗。
可以理解的是，图7a及图7b将两张离子植入光罩71、72分别单独地绘示在不同的附图中只是为了清楚地展示两张离子植入光罩各自覆盖的区域，而非限制两张离子植入光罩71、72必须在不同时刻执行离子植入。恰恰相反，在一些优选的实施例中，两张离子植入光罩71、72可以同时对八管双端口静态随机存取存储器10中对应的场效应晶体管执行不同的离子植入工艺，从而进一步提升离子植入的效率。
综上所述，通过对电流偏小、速度偏慢的读写端口12、22进行电流提升，本发明提供的上述八管双端口静态随机存取存储器10及其制备方法可以有效地提升对应端口的读取速度。
尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。
根据本发明的另一方面，本文还提供了一种计算机可读存储介质。
本发明提供的上述计算机可读存储介质上存储有计算机指令。该计算机指令被处理器执行时，可以实施上述任意一个实施例所提供的八管双端口静态随机存取存储器的制备方法，用于弥补晶体管布局结构不对称导致的各读写端口性能不对称的问题。通过对电流偏小、速度偏慢的端口12、22进行电流提升，可以有效地提升从对应端口12、22进行数据读取操作的速度，从而改善对应端口的性能。
本领域技术人员将可理解，信息、信号和数据可使用各种不同技术和技艺中的任何技术和技艺来表示。例如，以上描述通篇引述的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。
本领域技术人员将进一步领会，结合本文中所公开的实施例来描述的各种解说性逻辑板块、模块、电路、和算法步骤可实现为电子硬件、计算机软件、或这两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。
结合本文所公开的实施例描述的各种解说性逻辑模块、和电路可用通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其设计成执行本文所描述功能的任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如dsp与微处理器的组合、多个微处理器、与dsp核心协作的一个或多个微处理器、或任何其他此类配置。
结合本文中公开的实施例描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在ram存储器、闪存、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动盘、cd-rom、或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读取和写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在asic中。asic可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性实施例中，所描述的功能可在硬件、软件、固件或其任何组合中实现。如果在软件中实现为计算机程序产品，则各功能可以作为一条或更多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，其包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可包括ram、rom、eeprom、cd-rom或其它光盘存储、磁盘存储或其它磁存储设备、或能被用来携带或存储指令或数据结构形式的合意程序代码且能被计算机访问的任何其它介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其它远程源传送而来，则该同轴电缆、光纤电缆、双绞线、dsl、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(cd)、激光碟、光碟、数字多用碟(dvd)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据，而碟(disc)用激光以光学方式再现数据。上述的组合也应被包括在计算机可读介质的范围内。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。
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