涉及存储器侧(NAND侧)写入训练的系统及方法与流程

本发明一般来说涉及经改进半导体存储器操作，且更特定来说涉及有关经改进存储器侧写入训练以优化存储器阵列中的数据有效窗口的系统及方法。

背景技术：

半导体存储器(例如nand)在速度及相关联需要方面的增长已导致引入各种解决方案来改进读取及写入操作两者的数据有效窗口。ddr3及ddr4中的写入操作的最重要特征中的一者是写入训练。图1是描绘如本技术领域中已知的涉及写入训练的说明性存储器系统的元件的高级框图100。图1展示存储器系统130，存储器系统130包含存储器阵列110、与存储器系统130相关联的控制侧电路系统140及耦合到存储器阵列110以提供控制信号(例如写入训练)的控制器120。写入训练在多裸片封装中用于优化数据有效窗口。其可在存储器控制(控制器)侧及存储器侧两者上执行，且基本上用于调整数据及时钟延迟以优化写入性能。在控制(控制器)侧上，写入训练进行操作以总体上调整数据及时钟延迟以便找出将对封装内部的所有裸片有益的配置。图2是描绘如本技术领域中已知的nand存储器中的控制器侧写入训练功能性的各方面的框图200。图2关于示范性数据信号dqi、dqj及dqs展示理想控制器输出210、偏斜控制器输出220、未经校准nand输入230(例如，经受通道效应)，以及校准后经调整nand输入240。如图2中所展示，写入训练可例如通过将数据(dq)及/或数据选通(dqs)边沿移动成更恰当的对准而执行保证正确设置与保持所需的校准，如240中所展示。

在存储器侧上，写入训练起到类似于按裸片进行的修整的作用，其经执行以调整封装内部的每一裸片的数据及时钟延迟。图3是图解说明可经执行以延迟dq或dqs/dqsn以便改进每一裸片、每一dq的输出的数据有效窗口(dvw)的已知nand侧写入训练电路系统布置的框图300。图3的布置包括用于每一数据信号且耦合到多路复用器mux330的d输入的第一系列组件310，及具有耦合到mux330的时钟输入的输出的用于时钟信号的第二系列组件320。所述系列组件310、320可包含运算放大器312、322，用于调整数据占空比的占空比修整单元314、324，反相器316a到316b、326a到326b，及延迟修整单元318、328。下文从图4a开始图解说明且更详细地描述经由这两个分支(即，在节点a340及节点b342上)产生的示范性信号的时序图。在图3中图解说明的方法经设计以移动dqs/dqsn及dq的上升沿及下降沿以便优化有效数据窗口，例如试图使设置与保持相等。写入训练控制信号319、329作为输入提供到延迟修整单元318、328，延迟修整单元318、328用于相对于时钟调整数据“0”及“1”设置与保持。在操作中，将上升沿及下降沿一起移动相同程度/量。

在写入训练期间，仅执行经由延迟修整单元318、328对延迟的调整，因为占空比修整未耦合到任何写入训练控制。替代地，占空比修整单元通常用于校正由于单端输入缓冲器固有失真或pvt(过程电压温度)可变性导致的数据失真。然而，此方法具有缺点。首先，写入训练无法访问占空比修整。其次，延迟修整单元对上升沿及下降沿同时工作，这本身可为必须再次恢复或校正的失真源。最后，即使占空比修整单元可用于写入训练，当占空比修整单元修改上升沿及下降沿延迟时，仍存在此布置将进入无限循环的风险。出于此原因，仅延迟单元用于写入训练。

图4a描绘如本技术领域中已知的与图3的常规电路布置相关联的示范性时序图。图4a图解说明理想输入dq/dqs时序图(在顶部)以及存在于图3的内部节点a340及b342上的示范性信号的实际时序图(在底部)。参考顶部图式，图4a图解说明理想数据输入(dq)(在402处)(例如，d“0”404及d“1”406)，以及相关联数据选通输入(dqs)(在408处)。在给出所展示的理想输入(其中d“0”与d“1”完全对准)的情况下，在理想操作环境下，关于d“0”及d“1”何时切换状态的设置延迟应相等，即，tdly0412应等于tdly1410。然而，如在图4a的底部图式中在414处所见，在节点a上检测的实际数据信号并不理想，例如，归因于内部失真。因此，实际信号d“0”416与实际信号d“1”418的时序延迟(tdly0及tdly1)及分布并不相等，如图4a中所展示。实际上，d“0”的延迟tdly0412可大于d“1”的延迟tdly0410，或反过来。此外，这些信号跃变(从低到高，或从高到低)的时间还可在各种不同时间点发生，即，具有从相关联时钟信号420的上升沿的不同偏移，如也已展示。此处，举例来说，图4a中tds1422及tdh1428与tds0424及tdh0426的比较展示从时钟上升沿429的不同偏移。

所揭示技术弥补了半导体存储器装置中的现有存储器侧写入训练的这些及/或其它缺陷。

技术实现要素：

在一个方面中，本发明提供一种存储器操作方法，所述方法包括：将写入训练指令提供到与将数据写入到存储器阵列相关联的数据1信号及数据0信号；单独地延迟所述数据1信号的上升沿或下降沿以调整与所述数据1信号的分布相关联的第一非有效窗口的位置；单独地延迟所述数据0信号的上升沿或下降沿以调整与所述数据0信号的分布相关联的第二非有效窗口的位置；使关联于所述数据1信号的所述第一非有效窗口与关联于所述数据0信号的所述第二非有效窗口对准，使得经调整数据1信号与经调整数据0信号重叠；其中经由与所述存储器阵列整体制作的电路系统而提供所述写入训练指令。

在另一方面中，本发明进一步提供一种电路系统，其包括：第一边沿延迟电路，其经配置以延迟数据信号的上升沿；第二边沿延迟电路，其经配置以延迟所述数据信号的下降沿；第三边沿延迟电路，其经配置以延迟时钟信号的上升沿；第四边沿延迟电路，其经配置以延迟所述时钟信号的下降沿；及控制电路系统，其经配置以通过写入训练操作而彼此单独地控制所述第一、第二、第三及第四边沿延迟电路，使得由数据1信号的边沿界定的第一非有效窗口与由数据0信号的边沿界定的第二非有效窗口重叠，其中所述第一非有效窗口及所述第二非有效窗口可经由对所述第一、第二、第三及第四边沿延迟电路的单独控制而单独地调整。

在又一方面中，本发明进一步提供一种系统，其包括：存储器阵列，其包括布置于单个存储器封装内的存储器单元的多个裸片；电路系统，其容纳在所述存储器封装内且耦合到存储器单元的所述裸片以提供写入训练指令，所述电路系统包括与第一数据信号相关联的第一电路路径及与第二数据信号相关联的第二数据路径，所述第一及第二电路路径各自包含用以调整所述路径内的数据信号的上升沿及下降沿的电路；其中所述电路系统经配置以：单独地调整所述第一数据信号的上升沿或下降沿以调整与所述第一数据信号的分布相关联的第一非有效窗口的位置；及单独地调整所述第二数据信号的上升沿或下降沿以调整与所述第二数据信号的分布相关联的第二非有效窗口的位置；其中所述系统经配置以使所述第一数据信号的所述第一非有效窗口与所述第二数据信号的所述第二非有效窗口对准以减少第一数据及第二数据对于执行存储器操作非有效的总时间周期。

附图说明

本发明的前述及其它目标、特征及优点将从对如在附图中图解说明的实施例的以下说明显而易见，附图中参考符号遍及各个视图指代相同部件。所述图式未必按比例，而重点放在图解说明本发明的原理上。

图1是描绘如本技术领域中已知的执行写入训练的代表性存储器系统的高级图式。

图2是描绘本技术领域中已知的控制器侧写入训练功能性的各方面的图式。

图3是描绘本技术领域中已知的可采用存储器侧写入训练的已知电路布置的框图。

图4a描绘如本技术领域中已知的与图3的常规电路布置相关联的示范性时序图。

图4b描绘根据所揭示技术的实施例的与优化电路操作相关联的示范性时序图。

图4c描绘本技术领域中已知的与理想电路操作相关联的示范性时序图。

图4d描绘根据所揭示技术的实施例的与经优化电路操作相关联的示范性时序图。

图4e及4f描绘根据所揭示技术的实施例的与控制数据信号的边沿相关联的示范性时序图。

图5a是描绘根据所揭示技术的实施例的包含存储器侧写入训练方面的说明性存储器系统的框图。

图5b是描绘根据所揭示技术的实施例的存储器侧写入训练功能性的各方面的图式。

图6是根据所揭示技术的实施例的说明性电路布置的框图。

图7是根据所揭示技术的实施例的与示范性电路布置(例如图6)相关联的示范性数据有效窗口(dvw)的图形图解说明。

图8及9描绘根据所揭示技术的实施例的与控制数据信号的边沿相关联的示范性时序图。

图10及11描绘根据所揭示技术的实施例的与控制数据及/或时钟信号的边沿相关联的示范性时序图。

具体实施方式

以下揭示内容描述涉及存储器侧写入训练的系统及方法的各种实施例，例如改进存储器阵列的数据有效窗口的实施方案。根据所揭示技术，一种用于执行存储器侧写入训练的示范性方法可包括：延迟第一数据信号的上升沿或下降沿以调整其非有效窗口；延迟第二数据信号的上升沿或下降沿以调整其非有效窗口；及使两个非有效窗口对准以减少所述数据信号非有效(例如，不可用于写入)的时间，以借此改进存储器操作的数据有效窗口(dvw)。此外，可经由‘存储器侧’写入训练指令或控制(即，经由与存储器阵列集成在一起的电路系统(例如与存储器阵列整体制作或封装的电路系统而产生)来提供此存储器侧写入训练，这与经由外部或不同的控制器组件产生的写入训练控制相反。在一些实施方案中，可经由存在于位于存储器系统的存储器侧上的数据路径中的专用修整单元(电路系统)来调整/延迟两个数据信号及时钟信号的上升沿及下降沿。由于本文中的系统及方法，可实现包含nand存储器阵列的半导体存储器的多裸片封装的经改进数据有效窗口(dvw)。

图4c描绘本技术领域中已知的与电路操作相关联的示范性时序图。图4b及4d描绘根据所揭示技术的实施例的与优化电路操作相关联的示范性时序图。图4c描绘d“1”信号450、d“0”信号452及时钟信号453的经理想化的理想情形(其中设置延迟tdly1与tdly0是相等的且tds0等于tds1)，且图解说明tdsmin456、tdhmin458以及理想非有效窗口454，其等划定何时保证锁存器(例如d触发器(dff))内能正确地锁存数据。与图4c相比，图4d描绘类似信号且图解说明具有按结合图4b所描述的时序校正调整的tdhmin462及2*tdsmin–tdh0460的真实或实际数据非有效窗口464(或数据无效窗口)。图4b描绘两个时序图的序列，顶部图式及底部图式各自具有d“1”信号430、436，d“0”信号432、438及时钟信号434、440，所述时序图图解说明在tdly0大于tdly1时做出的实际(非理想化)时序校正。如图4b中所展示，由于tds0424小于tdsmin432(此处，tdsmin等于tds1)，因此需要通过将d“0”跃变的前沿从时钟上升沿在时间上向前移动tdsmin–tds0的距离而校正d“0”设置违背。由此第一校正产生的波形展示于图4b的底部图式中，其图解说明d“0”的前沿(下降沿)已从时钟上升沿429向前移动了等于tdsmin的时间周期442。此外，为了使tdhmin434、444维持所要持续时间，需要将d“0”分布436及d“1”分布438的后沿向前推动达tdsmin-tds0以保证tdsmin及tdhmin足以实现经优化真实无效窗口，例如图4d中所展示的窗口464。

图4e及4f描绘根据本文中所陈述的所揭示技术的各种实施例的与单独地控制d“0”及d“1”分布延迟相关联的示范性时序图。参考图4e，展示图解说明d“1”数据分布470、d“0”数据分布472及相关联时钟信号474的时序图。通过单独地调整d“1”分布及/或d“0”分布的前沿及/或后沿中的一者或两者(如下文进一步描述)，可使其时间周期对准，使得其重叠。另外，可调整时钟信号474以实现所要大小的tdsmin476及tdhmin478。此对准及重叠可通常以至少2种方式例如从电路操作的未对准状态(例如上文详述的那些)实现。第一，可将d“0”向后拉动。第二，可将d“1”分布及时钟上升沿向前推动。在d“0”分布与d“1”分布对准且重叠并且时钟上升沿被向前推动的情况下，可实现具有经优化tdsmin460及tdhmin462的经调整数据无效窗口(例如图4f的窗口)。

图5a是描绘根据所揭示技术的实施例的包含存储器侧写入训练方面的示范性存储器系统的框图。图5a描绘包括nand裸片530a…530k的说明性nand存储器阵列530、具有写入训练算法515的存储器侧控制器510及从控制器510提供到nand存储器阵列530的控制信号520。参考图5a，在一些实施方案中可经由固件实施的写入训练算法用于产生经由下文结合图6更详细地陈述的修整单元或电路系统而调整数据信号(例如，用于数据1、数据0等)的上升沿及下降沿的延迟的写入训练控制信号。

图5b是描绘根据所揭示技术的实施例的存储器侧写入训练功能性的各方面的框图550。图5b关于示范性数据信号dqi、dqj及dqs展示校准后控制器输出560处的代表性信号、原始锁存级输入信号570(例如，经受存储器操作波动，例如pvt(过程电压温度)变化、裸片间/裸片内不匹配等)，以及经调整锁存级输入580(例如，在存储器侧校准之后)。如图5b中所展示，写入训练可例如通过在单个裸片内部移动dq及dqs边沿而执行保证正确设置与保持所需的校准。

图6是根据所揭示技术的实施例的说明性电路布置的框图。图6的布置包括各自用于数据信号且耦合到多路复用器mux630的d输入的一或多个第一系列组件610，及具有耦合到mux630的时钟输入的输出的用于时钟信号的第二系列组件620。每一系列组件610、620可包含运算放大器612、622，反相器616a到616b、626a到626b，上升沿修整单元617、627，及下降沿修整单元618、628。

关于每一第一系列组件610，上升沿修整单元617经配置以基于上升沿写入训练控制615而延迟或调整其数据信号的上升沿，且下降沿修整单元618经配置以基于下降沿写入训练控制619而延迟或调整数据信号的下降沿。运算放大器612可耦合到作为第一输入的数据信号(dq)及作为第二输入的参考电压(vrefq)。关于第二系列组件620，上升沿修整单元627经配置以基于上升沿写入训练控制625而延迟或调整时钟信号的上升沿，且下降沿修整单元628经配置以基于下降沿写入训练控制629而延迟或调整时钟信号的下降沿。与现有解决方案相比，这些电路布置省略占空比修整单元，而将单个延迟修整单元的操作分成上升沿延迟修整单元617、627及下降沿延迟修整单元618、628。由于对上升沿及下降沿两者的此单独控制，可单独地调整数据信号及时钟信号的延迟以便以重叠方式对准所有所要信号的窗口，例如结合图7更详细地展示及描述。

图7是根据所揭示技术的实施例的与当前所揭示技术(例如图6的技术)相关联的示范性数据有效窗口(dvw)的图形图解说明700。图7图解说明数据“1”的示范性分布710、数据“0”的示范性分布720以及在调整之后的相关时钟信号730的相关联时序。参考图7，可如所展示通过单独地延迟/调整数据“1”信号的上升沿及下降沿两者、并行地进行对数据“0”信号的上升沿及下降沿两者的类似但单独的调整且联合对时钟信号的上升沿及下降沿的类似且单独的控制而使dvw是非有效的持续时间或时间周期740最小化。关于此单独控制，可利用写入训练算法515来提供对延迟的不同控制以单独地调整数据“0”及数据“1”设置与保持两者，以及类似地调整时钟信号。依据对两个数据线上的单独边沿的此单独且不同的控制，数据“1”及数据“0”的分布可重叠且可实现其等与时钟的对准，如图7中所展示。因此，可消除数据(dq)路径中的占空比失真且可改进数据有效窗口。

图8到9描绘根据所揭示技术的实施例与控制数据信号的边沿相关联的示范性时序图。与其中将上升沿及下降沿一起移动的已知系统相比，图8到11及本文中的其它创新描述其中单独地移动边沿(例如上升沿及下降沿)的创新。图8图解说明两组d“1”、d“0”及时钟信号的时序图900：一组理想信号，在顶部，包含理想数据非有效窗口902；以及另一组信号，在底部，展示包含真实世界延迟的效应的实际操作。理想信号的边沿与实际信号的边沿之间的对应展示于905、910、915、920及925处。如在底部组的信号中所见，由于延迟，d“0”违背设置，即，d“0”的下降沿(边沿f)太接近时钟信号(边沿l)，使得其小于tdsmin。为了实现或保证tdsmin，应经由修整单元将d“0”的下降沿向后拉动，即，调整或减小tdlyf。在此方面，本发明创新经由仅将d“0”的下降沿(前沿)向后拉动而实现此调整。此处，必须将tdlyf减小tdsmin-tds0，其中tds0是边沿f与边沿l之间的距离或差。通过此调整，将边沿f向后拉动成与d“1”信号的边沿e对准。由于仅移动此下降沿(前沿)，因此所述调整不会导致违背tdhmin(边沿h与边沿l之间的距离)，即，边沿h保持固定，其中在d“0”信号的此上升沿(后沿)上无改变。关于单独调整，还可调整d“1”信号的下降沿或后沿，即，将其向后拉动对应于tdsmin-tds0的时间周期。由于此调整，d“1”信号的边沿g将接着与d“0”信号的边沿h对准。

图9是图解说明在执行结合图8所描述的调整之后d“1”信号及d“0”信号的边沿的所得位置的示范性时序图950。图9描绘相同理想非有效窗口902，在顶部，以及d“1”及d“0”信号的经调整窗口965，在底部。图9图解说明如何将d“1”信号的下降沿(后沿)向后拉动(在955处)成与d“0”信号的上升沿(后沿)对准，以及如何将d“0”信号的下降沿(前沿)向后拉动(在960处)成与d“1”信号的上升沿(前沿)对准。

图10及11描绘根据所揭示技术的实施例的与控制数据及时钟信号的边沿的两个方法相关联的示范性时序图。可基于如何布置、配置及/或操作修整单元(例如，617、618、627、628)而利用图10及11中所展示的方法中的一者或两者。参考图10及11，在每一图式中图解说明三组d“1”、d“0”及时钟信号：第一组理想信号，在顶部；第二组真实信号，图解说明延迟的效应，在中间；及第三组经调整信号，在底部，从而展示由于所述两个方法产生的对这些信号的改变或调整。图10图解说明第一方法1000，其中将d“1”信号的下降沿向后拉动(在1010处)，及/或其中将d“0”信号的下降沿向后拉动(在1020处)。由于d“1”信号及/或d“0”信号中的一者或两者的此移动，可实现图10的底部处所展示的经调整且经对准的窗口。图11图解说明第二方法1100，其中在将d“0”信号的上升沿向前移动(在1120处)时及/或在将时钟信号的上升沿向前移动(在1130处)时，将d“1”信号的上升沿向前移动(在1110处)。由于d“1”信号、d“0”信号及/或时钟信号中的一或多者的此移动，可实现图11的底部处所展示的经调整且经对准的窗口。

如此，结合包含对上升沿及下降沿的分开控制的此单独控制，实现了多裸片存储器封装的数据有效窗口方面的改进。所揭示技术在写入操作期间提供经改进数据有效窗口的能力还由于任何给定存储器的有效存储器操作的较宽广变化而提供经改进生产合格率，因此本发明创新还提供随之而来的优于已知技术的经济优势。此外，本文中的系统及方法可在无重大额外电路系统或延迟的情况下实施，且因此还能够维持满足当前存储器存取需要以及当前为未来几代的存储器产品确立的需要的高速操作。

上文所揭示的标的物可以各种不同形式体现，且因此，所涵盖或所主张的标的物打算视为不限于本文中所陈述的任何特定实施例或者单个或多个实例实施例。换句话说，例如上文所陈述的各种实例实施例仅提供为说明性的。同样地，所主张或所涵盖的标的物打算有合理宽广的范围。举例来说，除其它事物外，标的物可体现为方法、装置、组件或系统。因此，实施例可例如采取硬件、软件、固件或其任何组合的形式(除了软件本身之外)。因此，不打算在限制意义上理解以上详细说明。

遍及说明书及权利要求书，术语可具有超出明确陈述的含义的在上下文中暗示或隐含的细微含义。同样地，如本文中所使用的短语“在一个实施例中”未必指代同一实施例，且如本文中所使用的短语“在另一实施例中”未必指代不同的实施例。举例来说，所主张的标的物打算整体地或部分地包含实例实施例的组合。

一般来说，可至少部分地从在上下文中的使用来理解术语。举例来说，如本文中所使用的例如“及”、“或”或者“及/或”等术语可包含可至少部分地取决于使用此类术语的上下文的各种含义。通常，“或”(如果用于使列表相关联，例如a、b或c)打算意指a、b及c(此处用于包含性意义)以及a、b或c(此处用于排他性意义)。另外，如本文中所使用的至少部分地取决于上下文的术语“一或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，例如“一(a)”、“一(an)”或“所述(the)”等术语同样地可理解为至少部分地取决于上下文而传达单数使用或传达复数使用。另外，术语“基于”可理解为未必打算传达一组排他性因素，且可替代地至少部分地取决于上下文而同样地允许未必明确描述的额外因素的存在。

所属领域的技术人员将认识到，本发明的方法及装置可以许多方式实施，且如此将不受前述示范性实施例及实例限制。换句话说，各方面/元件可由单个或多个组件以各种组合及/或子组合的形式执行，且个别方面可在组件及/或子组件当中分布。在此方面，本文中所描述的不同实施例的任何数目个特征可组合成单个或多个实施例，且具有少于或多于本文中所描述的所有特征的替代实施例是可能的。

虽然已出于本发明的目的而描述各种实施例，但此类实施例不应视为将本发明的教示限于那些实施例。可对上文所描述的元件及特征做出各种改变及修改以获得保留在本发明中所描述的系统及过程的范围内的结果。