半导体装置及读出方法与流程

1.本发明涉及一种包括闪速存储器等的半导体装置及读出方法，尤其涉及页的连续读出运行。


背景技术：

2.在与非(nand)型的闪速存储器中，搭载有响应来自外部的命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页缓冲器(page buffer)/读出电路例如包括两个锁存器，在进行连续读出运行时，在其中一个锁存器中保持自阵列读出的数据的期间，能够输出另一个锁存器所保持的数据(例如，专利文献1、专利文献2、专利文献3等)。
3.[现有技术文献]
[0004]
[专利文献]
[0005]
[专利文献1]日本专利5323170号公报
[0006]
[专利文献2]日本专利5667143号公报
[0007]
[专利文献3]美国专利申请us2014/0104947a1


技术实现要素：

[0008]
[发明所要解决的问题]
[0009]
图1表示搭载了在芯片上(on chip)的错误检测校正(error checking and correction，ecc)功能的nand型闪速存储器的概略构成。闪速存储器包括：包含nand串(string)的存储单元阵列(memory cell array)10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、错误检测校正电路(以下称为ecc电路)40、以及输入输出电路50。页缓冲器/读出电路20包括保持读出数据或应编程的输入数据的两个锁存器(latch)l1、l2(一个锁存器例如4kb)，锁存器l1、锁存器l2分别包括第一高速缓存(cache)c0及第二高速缓存c1(一个高速缓存例如2kb)。
[0010]
图2表示进行多页的连续读出时的时序图。图2表示将页p0作为起始地址的例子。起始地址可以任意选择。首先，进行页p0的阵列读出，将页p0的数据保持于锁存器l1的第一高速缓存c0及第二高速缓存c1(p0c0，p0c1)。接着，锁存器l1的第一高速缓存c0及第二高速缓存c1的数据被传送至锁存器l2的第一高速缓存c0及第二高速缓存c1，第一高速缓存c0及第二高速缓存c1的数据在ecc电路40中进行ecc解码的运算，在检测出错误的情况下，校正锁存器l2的第一高速缓存c0、第二高速缓存储c1的数据。
[0011]
在连续读出中，行地址计数器自动递增，并进行下一页p1的读出，所读出的数据传送至锁存器l1的第一高速缓存c0及第二高速缓存c1。在此期间，锁存器l2的第一高速缓存c0的数据被传送至输入输出电路50，输入输出电路50所保持的数据与自外部供给的外部时钟信号exclk同步地输出。继而，与外部时钟信号exclk同步地自输入输出电路50输出锁存器l2的第二高速缓存c1的数据，在此期间，锁存器l1的第一高速缓存c0的数据被传送至锁
存器l2，并且由ecc电路40执行ecc处理。
[0012]
在锁存器l1的第二高速缓存c1的数据被传送至锁存器l2，锁存器l2的第一高速缓存c0的数据自输入输出电路50输出的期间，锁存器l2的第二高速缓存c1的数据经ecc处理，接着，在锁存器l2的第二高速缓存c1的数据自输入输出电路50输出的期间，下一页p2自阵列读出，被传送至锁存器l1的第一高速缓存c0及第二高速缓存c1，并且第一高速缓存c0的数据被传送至锁存器l2，进行ecc处理。
[0013]
如此，自锁存器l2输出数据同时进行存储单元阵列的页的连续读出，所述期间中，在输出第一高速缓存c0的数据的期间进行第二高速缓存c1的ecc处理，在输出第二高速缓存c1的数据的期间进行第一高速缓存c0的ecc处理。
[0014]
此处，阵列的读出根据所确定的时机使用内部时钟信号运行，另一方面，数据输出根据与内部时钟信号非同步的外部时钟信号exclk运行。因此，在连续读出运行中，存在以下的数式(1)所示的限制。
[0015]
tarray+tecc＜tdout
…
(1)
[0016]
此处，tarray是自存储单元阵列读出选择页所需要的时间，tecc是对1/2页进行ecc处理所需要的时间，tdout是输出1页的全部数据所需要的时间。tarray及最大tecc(ecc解码的运算及数据的校正需要的最大时间)是固定的时间，tdout是根据外部时钟信号exclk的频率来计算。
[0017]
为了在短时间内读出大量的数据，需要提高外部时钟信号exclk的频率。在此情况下，如数式(1)所示，必须缩短tarray+tecc的时间。另一方面，在读出运行中，锁存器l1为了更准确地接收来自读出节点的电荷而需要重置，所述重置是在位线的预充电期间之前实施。在连续读出运行中，锁存器l1的重置必须在将锁存器l1的数据传送至锁存器l2之后。即，锁存器l1的重置必须在将锁存器l1的数据传送至锁存器l2之后，在用于读出下一页的位线的预充电期间之前进行。因此，若要使tarray的开始时机提前，则有可能无法充分地确保对锁存器l1进行重置的时间。若在图2中例示，则若锁存器l1的页p2的第二高速缓存c1的数据传送至锁存器l2的时间为ts，自页p3的阵列读出的开始时机至位线的预充电完成为止的期间为tp，则必须在期间tx内对锁存器l1进行重置。若使下一页的读出开始时机提前，则期间tx进一步缩短，有可能无法补偿锁存器l1的重置。
[0018]
本发明的目的在于解决所述现有的问题，提供一种实现数据输出的高速化并且对锁存电路的重置进行补偿的半导体装置及读出方法。
[0019]
[解决问题的技术手段]
[0020]
本发明的nand型闪速存储器的读出方法包括：预充电步骤，经由读出节点对位线及连接于所述位线的nand串进行预充电；重置步骤，在预充电后经由所述读出节点将锁存电路的节点电连接于基准电位，对所述锁存电路进行重置；以及放电步骤，在重置后对nand串进行放电。进而本发明的nand型闪速存储器的读出方法包括：预充电步骤，经由读出节点对位线及连接于所述位线的nand串进行预充电；以及重置步骤，在nand串的放电期间中，经由所述读出节点将锁存电路的节点电连接于基准电位，对所述锁存电路进行重置。
[0021]
在本发明的一实施方式中，所述预充电步骤包括：在电压供给节点生成预充电电压；经由第一选择晶体管将所述电压供给节点电连接于所述读出节点；经由第二选择晶体管将所述读出节点电连接于位线，所述重置步骤包括：在所述电压供给节点生成所述基准
电压；经由所述第一选择晶体管将所述电压供给节点电连接于所述锁存电路；经由所述第二晶体管将所述读出节点电隔离。
[0022]
在本发明的一实施方式中，所述各步骤是在页的连续读出中实施。在本发明的一实施方式中，所述页的连续读出包括：将自存储单元阵列的选择页读出的数据保持于所述锁存电路，将所述锁存电路所保持的数据传送至其他锁存电路之后，将自下一个选择页读出的数据保持于所述锁存电路；与外部时钟信号同步地将所述其他锁存电路所保持的数据连续地输出至外部。在本发明的一实施方式中，所述页的连续读出还包括在对所述其他锁存电路的第一部分的数据进行错误检测和校正(ecc处理)的期间，将第二部分的经ecc处理的数据输出至外部，在将所述第一部分的经ecc处理的数据输出至外部的期间，对所述第二部分的数据进行ecc处理。在本发明的一实施方式中，包括：在将所述其他锁存电路的第一部分的经ecc处理的数据输出至外部后，将所述锁存电路的第一部分的下一个选择页的数据传送至所述其他锁存电路的第一部分；在将所述其他锁存电路的第二部分的经ecc处理的数据输出至外部之后，将所述锁存电路的第二部分的下一个选择页的数据传送至所述其他锁存电路的第二部分。在本发明的一实施方式中，所述连续读出是具有由tarray+tecc＜tdout表示的限制的第一连续读出(第一部分及第二部分的数据分别是1/2页的数据，tarray是读出选择页所需要的时间，tecc是对1/2页进行ecc处理所需要的时间，tdout是输出一页的全部数据所需要的时间)。在本发明的一实施方式中，所述连续读出是具有由tarray＜tdout、tecc＜tdout(1/2页)表示的限制的第二连续读出(第一部分及第二部分的数据分别是1/2页的数据，tarray是读出选择页所需要的时间，tecc是对1/2页进行ecc处理所需要的时间，tdout是输出一页的全部数据所需要的时间，tdout(1/2页)是输出1/2页的数据所需要的时间)。在本发明的一实施方式中，所述第二连续读出与所述第一连续读出相比，存储单元阵列的选择页的读出时机早。
[0023]
本发明的半导体装置包括：nand型的存储单元阵列；读出部件，自所述存储单元阵列的选择页读出数据；以及输出部件，将由所述读出部件读出的数据输出至外部，所述读出部件包括经由位线连接于存储单元阵列的页缓冲器/读出电路，所述读出部件在进行页的连续读出时，在位线的预充电期间与nand串的放电期间之间实施页缓冲器/读出电路所包括的锁存电路的重置。进而本发明的半导体装置包括：nand型的存储单元阵列；读出部件，自所述存储单元阵列的选择页读出数据；以及输出部件，将由所述读出部件读出的数据输出至外部，所述读出部件包括经由位线连接于存储单元阵列的页缓冲器/读出电路，所述读出部件在进行页的连续读出时，在对位线进行预充电之后的nand串的放电期间中实施页缓冲器/读出电路所包括的锁存电路的重置。
[0024]
在本发明的一实施方式中，所述页缓冲器/读出电路包括：电压供给节点、读出节点、锁存电路、连接于所述电压供给节点与所述读出节点之间的第一选择晶体管、连接于所述读出节点与位线之间的第二选择晶体管、以及连接于所述读出节点与所述锁存电路之间的第三选择晶体管，使所述第一选择晶体管及所述第三选择晶体管导通，使所述第二选择晶体管不导通，将所述锁存电路电连接于所述电压供给节点的基准电位而对所述锁存电路进行重置。在本发明的一实施方式中，所述读出部件使所述第一选择晶体管及所述第二选择晶体管导通，使所述第三选择晶体管不导通，并将所述电压供给节点的电压预充电至位线。在本发明的一实施方式中，在所述读出部件进行页的连续读出时，所述输出部件与外部
时钟信号同步地连续地输出所读出的数据。在本发明的一实施方式中，所述页缓冲器/读出电路还包括接收所述锁存电路所保持的数据的其他锁存电路，所述读出部件在进行连续读出时，在输出所述其他锁存电路的数据的期间，使自存储单元阵列的下一个选择页读出的数据保持于所述锁存电路。在本发明的一实施方式中，半导体装置还包括进行数据的错误检测和校正的ecc电路，所述读出部件在进行连续读出时，在通过所述ecc电路对所述其他锁存电路的第一部分所保持的数据进行ecc处理的期间，输出在所述其他锁存电路的第二部分所保持的经ecc处理的数据。
[0025]
[发明的效果]
[0026]
根据本发明，在位线的预充电期间与nand串的放电期间之间进行页缓冲器/读出电路所包括的锁存电路的重置，因此可以实现数据输出的高速化并且对锁存电路的重置进行补偿。
附图说明
[0027]
图1是表示现有的nand型闪速存储器的概略构成的图；
[0028]
图2是在现有的nand型闪速存储器进行页的连续读出时的时序图；
[0029]
图3是表示本发明的实施例的nand型闪速存储器的构成的方块图；
[0030]
图4是表示本发明的实施例的闪速存储器的nand串的构成例的图；
[0031]
图5是表示本发明的实施例的闪速存储器的位线选择电路的构成的图；
[0032]
图6的(a)及图6的(b)是表示本发明的实施例的闪速存储器的页缓冲器/读出电路的构成的图；
[0033]
图7是表示本发明的实施例的闪速存储器的锁存电路的重置运行的时序图；
[0034]
图8是进行本发明的实施例的页的连续读出运行时的时序图。
[0035]
[符号的说明]
[0036]
10、110：存储单元阵列
[0037]
20、170：页缓冲器/读出电路
[0038]
30、32：数据传送电路
[0039]
40、130：ecc电路
[0040]
50、120：输入输出电路
[0041]
100：闪速存储器
[0042]
140：地址寄存器
[0043]
150：控制器
[0044]
160：字线选择电路
[0045]
180：列选择电路
[0046]
190：内部电压产生电路
[0047]
200：位线选择电路
[0048]
210：判定电路
[0049]
ax：行地址信息
[0050]
ay：列地址信息
[0051]
blcd1、blcd2、blclamp、blcn、blpre、blse、blso、cache、dtg、eq、nt1、nt2、pt1、
pt2、reg、reset2、vg、yblo、yble：晶体管
[0052]
blk(0)、blk(1)、
…
、blk(m－1)：存储块
[0053]
bls、slr1、slr2、sls1、sls2、tobl：节点
[0054]
c0：第一高速缓存
[0055]
c1：第二高速缓存
[0056]
dl、/dl：数据线
[0057]
exclk：外部时钟信号
[0058]
gble：偶数位线
[0059]
gblo：奇数位线
[0060]
l1、l2：锁存器
[0061]
lat1、/lat1：锁存使能信号
[0062]
mc0、mc1、mc2、
…
、mc31：存储单元
[0063]
nu：nand串
[0064]
p0、p1、p2、p3：页
[0065]
sa：差动读出放大器
[0066]
sgd、sgs：选择栅极线
[0067]
sl：共用的源极线
[0068]
sns：读出节点
[0069]
t1～t7：时刻
[0070]
tarray：阵列读出时间
[0071]
td：位线侧选择晶体管
[0072]
tdout：输出时间
[0073]
tecc：对数据进行ecc处理的时间
[0074]
tp：自阵列读出的开始时机至位线的预充电完成为止的期间
[0075]
ts：锁存器l1的页p2的第二高速缓存c1的数据传送至锁存器l2的时间
[0076]
ts：源极线侧选择晶体管
[0077]
tx：锁存器l1的重置需要的期间
[0078]
v1、v2：电压供给节点
[0079]
vclmp1：钳位电压
[0080]
vdd：内部供给电压/供给电压
[0081]
vers：擦除电压
[0082]
virpwr：虚拟电源
[0083]
vpass：通过电压
[0084]
vpgm：写入电压/编程电压
[0085]
vread：读出通过电压
[0086]
wl0、wl1、wl2、
……
、wl31：字线
具体实施方式
[0087]
接下来，参照附图对本发明的实施方式进行详细说明。本发明的半导体装置例如
是nand型闪速存储器或者嵌入此种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(application specific integrated circuits，asic)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。在以下的说明中，例示nand型闪速存储器。在一个实施方式中，为了实现与或非(nor)型闪速存储器的互换性，nand型闪速存储器搭载串行外设接口(serial peripheral interface，spi)，能够进行与外部时钟信号同步的多页的连续读出。
[0088]
[实施例]
[0089]
图3是表示本发明的实施例的nand型闪速存储器的构成的图。本实施例的闪速存储器100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，连接于外部输入输出端子，且响应外部时钟信号exclk，并将读出数据输出至外部，或取入自外部输入的数据；ecc电路130，进行应编程的数据的符号生成或读出的数据的错误检测和校正；地址寄存器(address register)140，经由输入输出电路120接收地址数据(address data)；控制器(controller)150，基于经由输入输出电路120接收的命令数据或施加至端子的控制信号来控制各部；字线(word line)选择电路160，自地址寄存器140接收行地址信息ax，对行地址信息ax进行解码(decode)，并基于解码结果来进行块的选择或字线的选择等；页缓冲器/读出电路170，保持自由字线选择电路160所选择的页读出的数据，或者保持要编程至所选择的页的数据；列选择电路180，自地址寄存器140接收列地址信息ay，对列地址信息ay进行解码，并基于所述解码结果来进行页缓冲器/读出电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压vpgm、通过(pass)电压vpass、读出通过电压vread、擦除电压vers等)。
[0090]
存储单元阵列110例如具有沿列方向配置的m个存储块blk(0)、blk(1)、
…
、blk(m-1)。在一个存储块形成有多个nand串，所述nand串是将多个存储单元串联连接而成。如图4所示，一个nand串nu包括串联连接的多个存储单元mci(i＝0、1、
…
、31)、位线侧选择晶体管td、以及源极线侧选择晶体管ts。位线侧选择晶体管td的漏极连接于所对应的一个位线gbl，源极线侧选择晶体管ts的源极连接于共用的源极线sl。存储单元mci的控制栅极连接于字线wli，位线侧选择晶体管td及源极线侧选择晶体管ts的各栅极分别连接于选择栅极线sgd、选择栅极线sgs。字线选择电路160基于行地址信息ax经由选择栅极线sgd、选择栅极线sgs驱动位线侧选择晶体管td、源极线侧选择晶体管ts，来选择块或字。
[0091]
nand串既可二维地形成于基板表面上，也可三维地形成于基板表面上。另外，存储单元既可为存储一个位(bit)(二值数据)的单层单元(single level cell，slc)型，也可为存储多个位的多层单元(multi level cell，mlc)型。
[0092]
在图5中示出位线选择电路的构成。图5例示由一个偶数位线gble及一个奇数位线gblo共有的一个页缓冲器/读出电路170、以及与其连接的位线选择电路200。
[0093]
位线选择电路200包括：用于选择偶数位线gble的晶体管blse、用于选择奇数位线gblo的晶体管blso、用于将虚拟电源virpwr连接于偶数位线gble的晶体管yble、用于将虚拟电源virpwr连接于奇数位线gblo的晶体管yblo，在偶数位线gble与源极线sl之间连接有nand串，在奇数位线gblo与源极线sl之间连接有nand串。例如，在读出运行中，进行屏蔽读出，在选择偶数位线gble时，不选择奇数位线gblo，在选择奇数位线gblo时，不选择偶数位线gble。不被选择的位线经由虚拟电源virpwr连接于接地(ground，gnd)电平。
[0094]
在图6的(a)中示出页缓冲器/读出电路170的构成。图6的(a)表示一个页面缓冲器/读出电路。为了方便起见，设为施加至晶体管的栅极的信号表示所述晶体管。页缓冲器/读出电路170包括两个锁存器l1、l2，在锁存器l1与锁存器l2之间连接有传送栅极(晶体管cache)，通过将传送栅极接通而能够进行自锁存器l1至锁存器l2、或者自锁存器l2至锁存器l1的双向的数据传送。
[0095]
锁存器l1包括一对交叉耦合的反相器，锁存器l1的节点slr1连接于晶体管blcd1与晶体管dtg的共用源汲/漏极(s/d)，节点sls1连接于判定电路210。判定电路210例如判定编程验证(program verify)或擦除验证是否合格。当在编程验证等中，自电压供给节点v2选择性地将节点slr1充电为vdd，或者将节点slr1选择性地放电至gnd时，晶体管dtg导通。进而，锁存器l1能够通过晶体管eq使节点slr1、节点sls1短路。
[0096]
锁存器l1的节点slr1、节点sls1分别经由晶体管cache连接于锁存器l2的节点sls2、节点slr2。锁存器l2的节点slr2经由晶体管blcd2连接于读出节点sns，节点sls2连接于晶体管reset2。当对锁存器l2进行重置时，晶体管reset2导通。另外，节点sls2、节点slr2经由数据线dl、数据线/dl连接于差动读出放大器sa，差动读出放大器sa的输出连接于输入输出电路120。
[0097]
在电压供给节点v2与读出节点sns之间串联连接有晶体管vg及晶体管reg，晶体管vg的栅极连接于晶体管dtg的s/d。电压供给节点v1经由晶体管blpre连接于读出节点sns。如后述那样，电压供给节点v1在对位线进行预充电时供给内部供给电压vdd，在对锁存器l1进行重置时供给gnd电位。在读出节点sns与位线选择电路200的节点bls之间串联连接有晶体管blcn及晶体管blclamp。
[0098]
在图6的(b)中示出构成锁存器l1的一个反相器的电路构成。所述反相器包括串联连接的四个晶体管，即p型的晶体管pt1、p型的晶体管pt2、n型的晶体管nt1、n型的晶体管nt2，对晶体管pt1、晶体管nt2的各栅极分别输入锁存使能信号lat1、锁存使能信号/lat1，对晶体管pt2、晶体管nt1的共用栅极输入节点sls1/slr1的电压。当锁存使能信号lat1为h电平时，反相器能够运行，当锁存使能信号lat1为l电平时，晶体管pt2、晶体管nt1成为自内部供给电压vdd及gnd分离的三态状态，能够进行反相器的重置。锁存器l1的重置是利用穿过读出节点sns的电流路径进行，因此在读出节点sns自由时，即不对读出节点sns造成不良影响时进行重置。
[0099]
字线选择电路160及列选择电路180(参照图3)根据行地址信息ax及列地址信息ay来选择页内的数据的读出开始位置，或者在不使用行地址及列地址的情况下自页的开头位置自动地读出数据。进而，字线选择电路160及列选择电路180可以包括响应时钟信号而使行地址及列地址递增的行地址计数器及列地址计数器。
[0100]
在闪速存储器的读出运行中，对位线施加某正电压，对选择字线施加某电压(例如0v)，对非选择字线施加通过电压vpass(例如4.5v)，对选择栅极线sgd、选择栅极线sgs施加正电压(例如4.5v)，使位线侧选择晶体管td、源极线侧选择晶体管ts接通，对共用源极线施加0v。在编程运行中，对选择字线施加高电压的编程电压vpgm(15v～20v)，对非选择的字线施加中间电位(例如10v)，使位线侧选择晶体管td接通，使源极线侧选择晶体管ts断开，对位线供给与“0”或“1”的数据对应的电位。在擦除运行中，对块内的选择字线施加0v，对p阱施加高电压(例如20v)，通过将浮动栅极(floating gate)的电子抽出至基板，以块为单位
来擦除数据。
[0101]
接着，对基于本实施例的闪速存储器的多页的连续读出运行进行说明。当控制器150经由输入输出电路120而接收到页的连续读出运行的命令时，控制器150自起始地址控制多页的连续读出，当控制器150接收到结束连续读出运行的命令时，在结束地址结束页的连续读出。在页的连续读出运行中，如图1、图2中说明那样，在自锁存器l2输出数据的期间，对锁存器l1传送自存储单元阵列的选择页读出的数据。自锁存器l1向锁存器l2的数据传送不是以1页为单位，而是分割为1/2页(第一高速缓存或第二高速缓存)来进行，在锁存器l2的其中一个高速缓存的数据传送至输入输出电路120的期间，由ecc电路130处理锁存器l2的另一个高速缓存的数据。传送至输入输出电路120的数据与外部时钟信号exclk(例如，上升沿及下降沿)同步地自外部输入输出端子输出至外部。自存储单元阵列的数据的读出及自锁存器l1向锁存器l2的数据传送是基于内部时钟信号来进行，锁存器l2与输入输出电路120之间的数据传送、来自输入输出电路120的数据输出是基于外部时钟信号exclk来进行，锁存器l2与ecc电路130之间的数据传送及ecc电路的运行是基于其他内部时钟信号或对外部时钟信号exclk进行分频而得的时钟信号来进行。
[0102]
当进行存储单元阵列的选择页的读出时，读出节点sns读出选择位线的电位，继而，读出节点sns的电荷经由晶体管blcd1而传送至锁存器l1的节点slr1。对于锁存器l1，若所传送的电荷为阈值以上则判定为数据“1”，若小于阈值则判定为数据“0”，并保持所述数据。锁存器l1将节点slr1的电位重置为gnd电平，以便正确地反映自读出节点sns传送的电荷。在对锁存器l1进行重置的情况下，将电压供给节点v1转换为gnd，使晶体管blcd1、晶体管blpre导通，将节点slr1电连接于电压供给节点v1。
[0103]
在现有的闪速存储器的连续读出中，锁存器l1的重置是在读出下一页时的位线的预充电前实施。但是，锁存器l1的重置必须在将锁存器l1的数据传送至锁存器l2之后，当数据输出高速化推进时，有可能无法充分地确保进行锁存器l1的重置的时间。为了避免所述问题，在本实施例的页的连续读出运行中，锁存器l1的重置是在位线的预充电结束后、且nand串单元的放电开始前进行。
[0104]
图7表示进行锁存器l1的重置时的时序图。位线的预充电与以往同样地进行，因此此处未详细示出，但是以如下那样进行。首先，将电压供给节点v1转换为供给电压vdd，使晶体管blpre导通，将读出节点sns充电为vdd电平。另外，使晶体管blclamp、晶体管blcn导通，将节点bls充电为vclmp1。处于vdd≧vclmp1的关系。此时，使晶体管blcd1、晶体管blcd2、晶体管reg非导通。进而，使晶体管blse导通(此处，设为选择偶数位线gble)，节点bls电连接于偶数位线gble。使与偶数位线gble连接的nand串的位线侧选择晶体管td导通，使源极线侧选择晶体管ts不导通，对选择页及非选择页施加通过电压。由此，对偶数位线gble预充电钳位电压vclmp1。另一方面，非选择的奇数位线gblo经由晶体管yblo电连接于虚拟电源virpwr的gnd。
[0105]
当位线的预充电结束后，进行锁存器l1的重置。在重置期间中，晶体管blpre、晶体管blcn、晶体管blclamp为导通状态。如图7所示，在时刻t1，使晶体管blse非导通，偶数位线gble自页缓冲器/读出电路170电分离。接着，在时刻t2，电压供给节点v1转换为gnd。由此，读出节点sns自供给电压vdd下降为gnd电平，节点tobl及节点bls自钳位电压vclmp1下降为gnd电平。
[0106]
接着，在时刻t3，用于对锁存器l1进行重置的锁存使能信号lat1自h电平转换为l电平，锁存器l1置于能够重置的状态。接着，在时刻t4，使晶体管eq导通一定期间，使节点slr1、节点sls1在相同电位短路之后，在时刻t5，使晶体管blcd1导通一定期间。由此，节点slr1的电荷经由读出节点sns放电至电压供给节点v1的gnd，锁存器l1的重置完成。
[0107]
在锁存器l1的重置后，进行读出节点sns等的恢复。即，对读出节点sns、节点tobl、节点bls进行再充电，使这些节点的电压恢复至锁存器l1的重置前的预充电状态。在时刻t6，电压供给节点v1自gnd转换为供给电压vdd。由此，读出节点sns再次充电为vdd，节点tobl及节点bls再次充电为钳位电压vclmp1。接着，在时刻t7，使晶体管blse导通，偶数位线gble电连接于页缓冲器/读出电路170。
[0108]
在锁存器l1的重置后进行的nand串的放电及读出与以往同样地进行(图示省略)。即，在nand串的放电中，使晶体管blse非导通，使nand串的源极线侧选择晶体管ts导通，将nand串电连接于源极线sl。进而，对晶体管blclamp施加用于在节点tobl生成钳位电压vclmp2的栅极电压。vclmp1＞vclmp2。然后，通过使晶体管blse导通一定期间，在读出节点sns显示与选择存储单元的数据“0”、数据“1”对应的电位。若选择存储单元保持数据“0”，则位线的电位不放电至源极线sl，因此，读出节点sns的电位几乎不变化，但相对于此，若选择存储单元保持数据“1”，则位线的电位放电至源极线sl，读出节点sns的电位降低。如此，读出节点sns感知与选择存储单元的数据“0”、数据“1”对应的电荷。然后，由读出节点sns感知到的电荷经由晶体管blcd1传送至锁存器l1的节点slr1。
[0109]
在本实施例中，由于在位线的预充电期间与nand串的放电期间之间进行锁存器l1的重置，因此可以保证锁存器l1的重置，从而可以改善锁存器l1的数据保持的可靠性。进而，刚刚将锁存器l1的数据传送至锁存器l2，就可以立即开始阵列读出。
[0110]
接着，对基于本实施例的应用了锁存器l1的重置的经改善的页的连续读出进行说明。图8是进行经改善的页的连续读出时的时序图。图8表示将页p0作为起始地址的例子。所述起始地址可以任意选择。tp是自阵列读出的开始时机至位线的预充电完成为止的期间，tx是锁存器l1的重置需要的期间。如图8所示，利用锁存器l1、锁存器l2的实质性的连续读出自页p2的读出开始，页p2的阵列读出的开始时机比图2所示的以往的时刻早。在图2所示的连续读出中，页p2的阵列读出的开始时机是自锁存器l1向锁存器l2的页p1的数据(p1c1)的传送结束的时间点。即，在锁存器l2保持页p1的数据之后，下一页p2的数据被传送至锁存器l1。
[0111]
与此相对，在经改善的连续读出中，页p2的阵列读出的开始时机与将锁存器l1的第一高速缓存c0的页p1的数据(p1c0)传送至锁存器l2的时机相等。如此，即使提前了页p2的阵列读出的时机，实际上阵列读出需要一定的时间，若为了连续读出时间的高速化而使用高速频率的外部时钟信号exclk，则在将自阵列读出的页p2的数据传送至锁存器l1的时间点，自锁存器l1向锁存器l2的页p1的数据(p1c1)的传送已经完成。另外，由于锁存器l1的重置是在阵列读出期间中进行，因此即使阵列读出的开始时机提前，也不会对锁存器l1的重置产生任何影响。
[0112]
在经改善的连续读出中，阵列读出时间tarray由阵列读出的开始时机与阵列读出的结束时机规定。页p2的阵列读出的结束时机是下一页p3的阵列读出的开始时机，页p2、页p3、页p4
…
的页连续读出时，阵列读出时间tarray也同样连续。
[0113]
通过在经改善的连续读出运行中提前存储单元阵列的读出的开始时机，以往的连续读出运行的数式(1)的限制如数式(2)那样被缓和，而能够进行使用了高速频率的外部时钟信号exclk的数据输出。
[0114]
tarray＜tdout(1页)
[0115]
tecc＜tdout(1/2页)
…
(2)
[0116]
即，只要满足如下限制，即输出1页的数据的时间tdout比阵列读出时间tarray大，输出1/2页的数据的时间tdout比ecc处理的时间tecc大，则与以往时相比可以实现连续读出的高速化。在图8中，例示了以下情况：与页p2的阵列读出时间tarray相比，作为输出页p0的第二高速缓存的数据的时间和输出页p1的第一高速缓存的数据的时间的合计的输出时间tdout大，所述页p2的阵列读出时间tarray自开始将页p1的第一高速缓存c0的数据自锁存器l1向锁存器l2传送的时间点至开始将下一页p2的第一高速缓存c0的数据自锁存器l1向锁存器l2传送的时间点为止；与对锁存器l2的第一高速缓存c0的数据进行ecc处理的时间tecc相比，输出锁存器l2的第二高速缓存c1的数据的时间tdout大。
[0117]
在经改善的连续读出运行中，开始锁存器l1的重置的时机是在位线的预充电完成之后，因此若将自阵列读出的开始时机至刚刚开始锁存器l1的重置之前的期间设为tp，则不仅追加数式(2)，还追加数式(3)的限制。即，需要将锁存器l1的数据传送至锁存器l2。
[0118]
tdout(1/2页)＜tp
…
(3)
[0119]
但是，由于位线的预充电期间充分长，因此只要满足数式(2)及数式(3)，就可以实现图8所示的经改善的连续读出的高速化。
[0120]
如此，在经改善的连续读出运行中，也可以保证锁存器l1的重置并且实现读出数据的高速化。
[0121]
接下来，对本发明的另一实施例进行说明。在所述实施例中，在位线的预充电运行与nand串的放电运行之间进行锁存器l1的重置，但在所述另一实施例中，在nand串的放电运行中进行锁存器l1的重置。
[0122]
如上所述，关于锁存器l1的重置，只要读出节点为不受其他影响的自由状态，就能够实施。在nand串的放电运行期间中，晶体管blse为非导通，读出节点sns处于与位线电隔离的状态。因此，能够将图7所示的时刻t2～时刻t6所示的锁存器l1的重置运行与nand串的放电运行在时间上并行地进行。
[0123]
根据本实施例，通过在nand串的放电期间中并行地进行锁存器l1的重置，和在位线的预充电运行与nand串的放电运行之间进行锁存器l1的重置时相比，事实上可以缩短阵列读出时间tarray，可以利用连续读出实现数据输出的高速化。
[0124]
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的主旨的范围内进行各种变形及变更。