基于计数器和ECC反馈对存储器单元进行即时式编程和检验的方法与流程

基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法
1.交叉引用
2.本专利申请案主张木泽托(muzzetto)等人在2020年10月20日申请的标题为“基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法(on
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fly programming and verifying method for memory cells based on counters and ecc feedback)”的第17/075,502号美国专利申请案以及木泽托等人在2020年3月3日申请的标题为“基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法(on
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the
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fly programming and verifying method for memory cells based on counters and ecc feedback)”的第pct/ib2020/000080的国际专利申请案的优先权，上述申请案中的每一者让与给本案受让人，且其中的每一者明确地以全文引用的方式并入本文中。
技术领域
3.下文大体上涉及操作存储器阵列，且更具体来说涉及基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法。技术领域与基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法有关。


背景技术：

4.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
5.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)等。存储器装置可为易失性的或非易失性的。非易失性存储器单元可维持其所存储的逻辑状态很长一段时间，甚至在不存在外部电源的情况下也是如此。易失性存储器装置单元除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。
6.一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。当存储器单元展现出可变电特性，明确地说存储器装置具有三维(3d)存储器单元阵列时，可需要较稳健的读取技术来增加存储器单元性能和可靠性。


技术实现要素：

7.描述一种方法的实例。所述方法可包含：从存储器单元读取先前用户数据；写入新用户数据；将所述新用户数据与所述先前用户数据合并到写入寄存器中；产生掩码寄存器
信息，且其中所述掩码寄存器信息指示存储在存储器单元中的先前用户数据的位的逻辑值将切换或不切换；使用所述掩码寄存器信息分别对待写入的第一逻辑值和第二逻辑值的数目进行计数；将所述第一逻辑值和所述第二逻辑值的所述数目分别存储到第一计数器和第二计数器中；以及根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
8.描述用于操作存储器单元的电路的实例。所述电路可包含存取电路，其可经配置以：从存储器单元读取先前用户数据；写入新用户数据并将所述新用户数据与所述先前用户数据合并到写入寄存器中；产生掩码寄存器信息，且其中所述掩码寄存器信息指示存储在存储器单元中的先前用户数据的位的逻辑值将切换还是不切换；使用所述掩码寄存器信息分别对待写入的第一逻辑值和第二逻辑值的数目进行计数，将所述第一逻辑值和所述第二逻辑值的数目分别存储到第一计数器和第二计数器中；以及根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
附图说明
9.图1说明根据本公开的实例的具有支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的三维(3d)存储器单元阵列的存储器装置图的实例。
10.图2说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的3d存储器阵列的实例。
11.图3a和3b说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的磁滞曲线的实例。
12.图4说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器阵列的码字的实例。
13.图5说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的装置的框图。
14.图6说明根据所公开的方法使本公开的存储器装置准备好进行操作的编程阶段的框图。
15.图7说明根据本公开的实例的基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的实例。
16.图8说明指示采用本公开的方法的编程阶段与传统方法相比功耗低的几个曲线。
17.图9说明根据本公开的实例的基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的编程阶段的实例。
18.图10说明根据本公开的实例的可支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器控制器的框图。
19.图11说明根据本公开的实例的包含可支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的装置的系统的图。
具体实施方式
20.在存储器装置中，例如自选存储器(ssm)交叉点装置或铁电(feram)非易失性存储器装置中，在用以对对应于阵列的存储器单元中的码字的数据进行编程的存取操作期间，在存储器装置的输入端子处接收码字数据(以及可能的相关联奇偶位)。存储器控制器分析
输入数据，且确定不同逻辑状态下的位数目；例如存储器控制器确定码字中存在多少逻辑0和/或多少逻辑1。存储器控制器可操纵或编码所述码字以降低编程电压，改进循环、减少电力，且减少干扰。
21.存储器装置可已经写入(例如，在工厂中的检验阶段之后)，且因此所述单元包含逻辑值“1”或“0”。可在任何情况下读取存储器内容。仅在读取阶段之后，可执行写入。可编程码字cw，但其中可编程新值的码字可已经存储在存储器单元中，且因此所述单元包含一系列“1”和“0”逻辑值。
22.可执行恰当的码字(cw)分析，其将已经存储在码字中的逻辑值与写入算法期间之后将使用的“1”或0的数目进行比较。在仅将码字的“1”或“0”的数目存储在易失性(或非易失性)计数器中之后，执行此分析。这允许减少待编程的单元的数目。如果要求逻辑值“1”编程在存储器单元中，其中逻辑值“1”已存储在此存储器单元中，那么可不需要做任何事情，且可省略所述单元的编程阶段。此动作被称为掩蔽。可提供寄存器，且可将所有经编程或掩蔽的位存储在所述寄存器中。
23.编程脉冲在已经以新码字的位的相同逻辑值存储的那些位上移位。即使在剩余位(即其逻辑值将修改的位)的编程阶段期间，一旦位的逻辑值改变，就也可停止升高的编程脉冲，从而避免以较高的电压值对所述位加压。为了实施此程序，可提供包含待编程的码字的至少一寄存器和包含已经编程的码字的一寄存器。可从这两个寄存器提取包含掩码(即可保持原样的位)的新寄存器。第三寄存器可甚至为不必要的或不使用，因为待写入的码字可存储在感测放大器的寄存器中。在任何情况下，第三寄存器将为临时寄存器。待写入的码字与已经存储的码字之间的比较可产生紧接着用于实施写入阶段的“在线”掩蔽寄存器。
24.如果与已知解决方案进行比较，那么此解决方案的掩蔽寄存器可提供各种优点，因为可获得读取寄存器作为感测放大器的输出，而写入寄存器包含待写入的码字。
25.此时，可将斜升的单元编程偏压施加到存储器单元。通过施加升高偏置电压，单元一达到其传递到后续单元的特定阈值，就可停止逐位编程阶段。相反，如果可施加单个编程脉冲(例如，如图9的左图中所示的编程脉冲)，那么可对具有较低阈值的单元加压更多。编程阶段表示双步骤编程加检验。因此，可编程和感测每个单元，使得如果其尚未充分编程，那么可施加额外编程脉冲，直到其切换到所要逻辑值的时刻。
26.在其中整个编程加检验算法仍被给予关于存储器单元的切换的消极报告的非常消极的情形中，可预见最终的一连串盲脉冲，这是在它们不需要检验但尝试强制所述单元中的所要逻辑值的意义上来说的。由于可在编程阶段期间掩蔽所述单元，因此将存在可在写入阶段期间施加到单元的最大电压值。如果编程阶段已完成，但仍存在一些(或仅一个)迟缓单元不愿意切换，那么大体上可存在两个选择：为错误加旗标，或施加具有高于最大标准电压的电压值的一些额外脉冲。然而，可不检验最终额外脉冲。任何检验循环可花费几毫秒来完成。然而，这个可能的缺点可非常少发生，且可涉及处于最大值的一个或两个位。对于约99％的常规位，已施加相对较低的偏置电压。
27.应注意。根据包含于码字中的“1”或“0”的数目，为具有逻辑值“1”或逻辑值“0”的单元加掩码可能较方便。因此，可使用两个计数器，包含“1”的数目的cnt1和包含“0”的数目的cnt0。所述两个不同的值可保持，因为妨碍获得具有来自所述数目的其它位的逻辑值的位的数目的位已被掩蔽。位的总数可由“0”位加“1”位加掩蔽位给出。由于存在三个变量，因
此提供至少两个记录来获得位的总数。
28.然后，可执行后续动作。举例来说，可编程逻辑值“0”，接着编程逻辑值“1”，其为可在逻辑值“0”的数目较大的情况下使用的写入序列ws1。作为一个替代方案，可执行写入序列ws2，且其中如果逻辑值“1”的数目较大，那么可编程逻辑值“1”，接着编程逻辑值“0”。仅在每拼片仅存在一个位要编程时，才可应用第三种写入序列ws3，且这是可应用并行编程的特定情况。在拼片中，位可共享同一字线，但可为用于逻辑值“0”的脉冲和用于逻辑值“1”的脉冲提供相反的极性。因此，如果每拼片存在一位(且在不同拼片中)，那么甚至可同时(并行)编程逻辑值“0”和“1”，因为在将写入逻辑值“1”的拼片中，可应用一极性，且在将写入0的拼片中，可应用相反极性。相反，如果每拼片存在较多的位，即较多的位共享同一字线，那么无法并行编程逻辑值“0”和“1”，因为所述字线在一个时间可具有单个电压值。
29.换句话说，可用某一极性来编程逻辑值“0”，且在逻辑值“0”的编程阶段结束时，可用相反极性来编程逻辑值“1”，且反之亦然。作为替代方案，如果逻辑值“0”和“1”是以在不同拼片中物理上分开的位为单位，那么它们可甚至以不同极性并行编程。
30.然而，可存在具有在编程阶段期间推动电压过高的卡住单元的风险。在此情况下，可紧接在编程阶段之后执行检验阶段，以避免对所述单元加压。这可被称作即时式编程和检验，其还意味着在线。此外，应注意，所提出的解决方案的写入序列是基于ecc反馈和计数器。可使用ecc来解决对卡住单元加压过多的问题。如果从ecc获得编程阶段是当前除非单个位的信息，那么已在合理的电压电平编程码字，且仅一个最终位可经受额外编程脉冲。在任何情况下，输出的码字将是可修补的。
31.在一些实例中，具有ecc反馈的基于计数器的写入算法的使用实现了检验写入程序模式的机会，这可节约时间和功耗且增加可靠性。在一些实例中，不使用额外时间来执行检验，可减少平均电压程序，且较少的干扰和较多的循环可提供增加的可靠性。
32.下文在存储器装置中的存储器阵列的上下文中进一步描述上文介绍的本公开的特征。接着描述特定非限制性实例，用于说明根据一些实例基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的各种特征(例如包含pcm单元或三维交叉点(例如3d xpoint)存储器单元、基于硫属化物的存储器单元等的存储器阵列)。本公开的这些和其它特征进一步由涉及基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的设备图、系统图和流程图示出并参考所述图来描述。然而，如所属领域的技术人员将了解，可考虑其它替代方案和不同变化，且其属于本公开的范围。
33.图1说明根据本公开的实例的实例存储器装置100。存储器装置100还可被称作电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因此，应了解，示出存储器装置100的组件和特征以说明功能相互关系，且可不表示其在存储器装置100内的实际物理位置。在图1的说明性实例，存储器装置100包含3d存储器阵列102。3d存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可为可编程的以存储两个状态，表示为逻辑0和逻辑1。在一些实例中，存储器单元105可经配置以存储两个以上逻辑状态。在一些实例中，存储器单元105可包含pcm单元(例如3d xpoint存储器单元)、基于硫属化物的存储器单元，或其它类型的存储器单元。尽管图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
34.3d存储器阵列102可包含彼此邻近形成的两个或更多个二维(2d)存储器阵列(例如一者在另一者之上或紧挨着彼此)。与2d阵列相比，这可增加可放置或创建于单个裸片或衬底上的存储器单元105的数目，这又可降低生产成本或增加存储器装置的性能，或这两者。基于图1中所描绘的实例，3d存储器阵列102包含两个层级的存储器单元105；然而，层级的数目可不限于两个。每一层级可对准或定位成使得存储器单元105可跨每一层级彼此对准(准确对准、重叠对准或大致对准)，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可包含一者放置在另一者之上的pcm单元(例如3d xpoint存储器单元)。
35.在一些实例中，每行存储器单元105连接到存取线110，且每一列存储器单元105连接到位线115。存取线110和位线115可彼此大体上垂直，且可形成存储单元阵列。如图1中所示，存储器单元堆叠145中的两个存储器单元105可共享共用导电线，例如位线115。也就是说，位线115可与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子连通。在其它实例中，存储器单元105中的每一者(例如上部存储器单元、下部存储器单元)可配置有其自身的位线。在此些情况下，存储器单元可通过绝缘层分隔。其它配置可未可能的，例如，第三层可与下部层共享存取线110。一般来说，一个存储器单元105可位于例如存取线110和位线115等两个导电线的相交处。此相交处可被称为存储器单元的地址。目标存储器单元105可为位于通电存取线110与位线115的相交处的存储器单元105；即，存取线110和位线115可通电以便在其相交处读取或写入存储器单元105。与同一存取线110或位线115电子连通(例如，连接到所述存取线或位线)的其它存储器单元105可称为非目标存储器单元105。
36.如上文所论述，电极可耦合到存储器单元105和存取线110或位线115。术语电极可以指电导体，且在一些情况下，可用作到存储器单元105的电触点。电极可包含迹线、导线、导电线、导电层等，其提供存储器装置100的元件或组件之间的导电路径。在一些实例中，存储器单元105可包含安放在第一电极与第二电极之间的硫属化物合金。第一电极的一侧可耦合到存取线110，且第一电极的另一侧耦合到硫属化物合金。另外，第二电极的一侧可耦合到位线115，且第二电极的另一侧可耦合到硫属化物合金。第一电极和第二电极可为相同材料(例如，碳)或可为不同的。在其它实例中，存储器单元105可包含额外电极，以将硫属化物合金分成两个部分，如图2中所描绘。硫属化物合金的第一部分可具有与硫属化物合金的第二部分不同的成分。在一些实例中，硫属化物合金的第一部可具有与硫属化物合金的第二部分不同的功能。额外电极可具有与第一电极和/或第二电极相同的材料(例如碳)或不同于第一电极和/或第二电极。
37.可通过使存取线110和数字线115通电或选择存取线110和数字线115，来对存储器单元105执行例如读取和写入的操作。在一些实例中，存取线110还可称为字线110，且位线115还可称为数字线115。对字线和位线或其类似物的参考是可互换的，而不损失理解或操作。使字线110或数字线115通电或选择字线110或数字线115可包含将电压施加到相应的线。字线110和数字线115可由导电材料制成，例如金属(例如，铜(cu)、铝(al)、金(au)、钨(w)、钛(ti))、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似物。
38.在一些架构中，存储器单元105的逻辑存储装置(例如电容器、电阻器)可通过选择组件与数字线115电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可以是晶体管，且字线110可连接到晶体管的栅极。使字线110通电产生存储器单元105的
逻辑存储装置与其对应的数字线115之间的电连接或闭合电路。接着可存取数字线115以读取或写入存储器单元105。在选择存储器单元105后，所得信号可即刻用于确定所存储逻辑状态。在一些情况下，第一逻辑状态可对应于无电流或可忽略的小电流，而第二逻辑状态可对应于有限量的电流。在一些情况下，存储器单元105可包含3d xpoint存储器单元或自选存储器(ssm)单元，两者均具有两个端子且可能不使用单独的选择组件。由此，3d xpoint存储器单元或ssm单元的一个端子可电连接到字线110，且3d xpoint存储器单元或ssm单元的另一端子可电连接到数字线115。
39.可通过行解码器120或列解码器130来控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所述接收到的行地址使适当的字线110通电。类似地，列解码器130可从存储器控制器140接收列地址，且使适当的数字线115通电。举例来说，3d存储器阵列102可包含标记为wl_b1(或wl_t1)到wl_bm(或wl_tm)的多个字线110和标记为dl_1到dl_n的多个数字线115，其中m和n取决于阵列大小。因此，通过使字线110和数字线115(例如wl_b2和dl_3)通电，可存取其相交处的存储器单元105。
40.在存取后，存储器单元105可即刻由感测组件125读取或感测以确定存储器单元105的所存储状态。举例来说，可将电压施加到存储器单元105(使用对应字线110和位线115)，且所得电流的存在可取决于所施加电压和存储器单元105的阈值电压。在一些情况下，可施加多于一个电压。另外，如果所施加的电压不导致电流，那么可施加其它电压，直到感测组件125检测到电流为止。通过评估导致电流的电压，可确定存储器单元105的所存储逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流(例如存储器单元105打开、接通、导电或变为激活)为止。在其它情况下，可依序施加预定电压，直到检测到电流为止。同样地，可将电流施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
41.感测组件125可包含各种晶体管或放大器，以便检测和放大信号中的差异，这可被称作锁存。存储器单元105的检测到的逻辑状态接着可作为输出135通过列解码器130输出。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或者与列解码器130或行解码器120成电子连通。图1还示出排列感测组件125
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a的替代选项(在虚线框中)。普通所属领域的技术人员将了解，感测组件可与列解码器或行解码器相关联而不失去其功能目的。
42.可通过类似地使相关字线110和数字线115通电来设定或写入存储器单元105，且至少一个逻辑值可存储在存储器单元105中。列解码器130或行解码器120可接受将写入到一或多个存储器单元105的数据，例如输入/输出135。
43.在一些存储器架构中，存取存储器单元105可降级或破坏所存储逻辑状态，且可执行重新写入或刷新操作以将原始逻辑状态还给存储器单元105。在dram中，举例来说，电容器可在感测操作期间部分或完全地放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，使单个字线110通电可导致所述行中的所有存储器单元105放电；因此，所述行中的若干或所有存储器单元105可需要重新写入。但在例如ssm、pcm(例如3d xpoint存储器)、feram或3d nand存储器等非易失性存储器中，存取存储器单元105可能不会破坏逻辑状态，且因此存储器单元105可能不需要在存取之后重新写入。
44.存储器控制器140可通过例如行解码器120、列解码器130和感测组件125等各种组
件来控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电)。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140共置。存储器控制器140可产生行和列地址信号，以便使所要的字线110和数字线115通电。存储器控制器140还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。
45.存储器控制器140可通过输入/输出135接收用户数据。在一些实例中，存储器控制器140可从存储器单元读取先前用户数据，且写入新用户数据，且将所述新用户数据与所述先前用户数据合并到写入寄存器中。接着，可产生掩码寄存器(mr)信息，且其中所述掩码寄存器信息可指示存储在存储器单元中的先前用户数据的其逻辑值将切换或不切换的位。在一些实例中，存储器控制器140可对待使用mr信息分别写入的第一逻辑值(逻辑“0”)和第二逻辑值(逻辑“1”)的数目进行计数，并将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中。在一些实例中，存储器控制器140可根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
46.一般来说，本文所论述的所施加电压或电流的振幅、形状、极性和/或持续时间可调整或变化，且可针对在操作存储器装置100中论述的各种操作而不同。此外，可同时存取存储器阵列102内的一个、多个或所有存储器单元105；例如可在复位操作期间同时存取存储器阵列102的多个或所有单元，在所述操作中，所有存储器单元105或一群存储器单元105被设置为单个逻辑状态。
47.图2说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器阵列200的实例。存储器阵列200可为参考图1所描述的存储器阵列102的部分的实例。如图2所描绘，存储器阵列200包含多种材料来构建存储器单元105
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a。每一存储器单元105
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a在垂直方向上(例如垂直于衬底)堆叠，以形成存储器单元堆叠(例如存储器单元堆叠145)。存储器单元105
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a可为参考图1描述的存储器单元105的实例。存储器阵列200可因此被称作3d存储器阵列。存储器阵列200的架构可称为交叉点架构。尽管图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增加所描绘特征的可见性和清晰度。
48.存储器阵列200还包含字线110
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a和位线115
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a，其可为参考图1所描述的字线110和位线115的实例。图2中描绘的字线110
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a与位线115
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a之间的材料的说明可表示图1中的存储器单元105的下部部分。存储器阵列200包含电极205、逻辑存储元件210、选择器装置元件220和衬底225。逻辑存储元件210、电极205
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b和选择器装置元件220可被共同称为存储器元件230。在一些实例中，包含硫属化物合金的单个组件(未图示，将选择器装置元件220、逻辑存储元件210和电极205
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b替换为存储器元件230)可充当逻辑存储元件和选择器装置两者。电极205
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a可与位线115
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a电子连通，且电极205
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c可与字线110
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a电子连通。
49.描绘为空空间的绝缘材料可为电绝缘且热绝缘的。如上文所描述，在pcm技术中，可通过改变存储器单元105
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a中的逻辑存储元件210的电阻来存储各种逻辑状态，其反过来展现存储器单元105
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a的变化的阈值电压。在一些情况下，存储各种逻辑状态包含使电流穿过存储器单元105
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a，使存储器单元105
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a中的逻辑存储元件210发热，或(例如完全或部分地)熔化存储器单元105
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a中的逻辑存储元件210的材料。可在基于硫属化物的存储器中采用其它存储机制，例如阈值电压调制。
50.在一些情况下，存储器阵列200可包含存储器单元堆叠阵列，且每一存储器单元堆
叠可包含多个存储器单元105
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a。可通过形成导电材料的堆叠，例如字线110
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a，来制成存储器阵列200，其中每一导电材料通过其间的电绝缘材料与邻近导电材料分离。电绝缘材料可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。这些材料可形成于衬底225(例如硅晶片，或任何其它半导体或氧化物衬底)上方。随后，可利用各种工艺步骤来在字线110
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a与位线115
‑
a之间形成材料，使得每一存储器单元105
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a可与字线110
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a和位线115
‑
a耦合。
51.选择器装置元件220可通过电极205
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b与逻辑存储元件210连接。在一些实例中，选择器装置元件220和逻辑存储元件210的定位可倒装。包含选择器装置元件220、电极205
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b和逻辑存储元件210的复合堆叠可通过电极205
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c连接到字线110
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a，且通过电极205
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a连接到位线115
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b。选择器装置元件220可辅助选择特定存储器单元105
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a，或可帮助防止杂散电流流经邻近于所选存储器单元105
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a的未被选择的存储器单元105
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a。选择器装置元件220可包含电非线性组件(例如非欧姆组件)，例如金属
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绝缘体
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金属(mim)结、双向阈值开关(ots)，或金属
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半导体
‑
金属(msm)开关，以及其它类型的二端子选择器装置，例如二极管。在一些情况下，选择器装置元件包含硫属化物合金。在一些实例中，选择器装置包含硒(se)、砷(as)、硅(si)和锗(ge)的合金。
52.如上文所论述，图2的存储器单元105
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a可包含具有可变电阻的材料。可变电阻材料可指各种材料系统，包含例如金属氧化物、硫族化物等。硫族化物材料是包含元素硫(s)、碲(te)或硒(se)中的至少一个的材料或合金。许多硫属化物合金可为可能的，例如，锗
‑
锑
‑
碲合金(ge
‑
sb
‑
te)为硫族化物材料。还可使用此处未明确叙述的其它硫族化物合金。
53.为了设定低电阻状态，可通过使电流穿过存储器单元105
‑
a来加热存储器单元105
‑
a。流经具有有限电阻的材料的电流所导致的发热可被称为焦耳或欧姆加热。焦耳加热因此可与电极或相变材料的电阻相关。将相变材料加热到高温(但低于其熔化温度)可导致相变材料结晶且形成低电阻状态。在一些情况下，可通过除焦耳加热外的方法，例如通过使用激光，来加热存储器单元105
‑
a。为了设定高电阻状态，可例如通过焦耳加热来将相变材料加热到高于其熔化温度。可通过突然去除所施加的电流以使相变材料快速冷却来猝灭或锁定熔融材料的非晶结构。
54.在一些情况下，在数个循环操作(例如一系列读取或写入操作)之后，存储器单元105
‑
a可展现不同的电特性。举例来说，在接收到相同编程脉冲以存储逻辑状态1(例如设定(set)编程脉冲)之后，如果与已经循环通过较大数目的读取或写入操作的存储器单元105
‑
a相比，存储器单元105
‑
a相对较新(例如具有较小数目的读取或写入操作的pcm单元)，那么对应于逻辑状态1的存储器单元105
‑
a(例如pcm单元)的阈值电压可不同。另外，在一些情况下，在写入操作期间硫族化物材料的编程(例如结晶或淬灭)之后，存储器单元105
‑
a中的硫族化物材料(例如逻辑存储元件210)可经历其电阻的改变(其还可被称作漂移)。电阻的此类改变可导致存储器单元105
‑
a的阈值电压的改变，且可妨碍在经过某一时间周期之后，从存储器单元105
‑
a(例如pcm单元)准确地读取信息。在一些实例中，改变的量可随环境温度而变。
55.在一些实例中，存储器单元105
‑
a可经配置以存储经编码的用户数据，其包含经修改的用户数据(或在一些情况下，原始用户数据)和可添加到其上的数个奇偶位。在一些情况下，已将存储在存储器单元105
‑
a中的经编码用户数据修改为包含预定数目个具有逻辑
状态1的位。取决于所采用的编码方案，具有逻辑状态1的位的数目可不同。在一些情况下，具有逻辑状态1的位的数目可为含有经编码用户数据的位的50％(或其它百分比)。在一些实例中，存储器单元105
‑
a可经配置以存储用户数据，而另外一组存储器单元105
‑
a经配置以存储计数信息。计数信息可表示用户数据中具有逻辑状态1的位的数目。在一些情况下，在读取用户数据之前，可事先读取计数信息，以提取用户数据中具有逻辑状态1的位数目。另外或替代地，可在读取用户数据时，确定计数信息。
56.存储器单元的一些实例可包含存储器元件和选择装置，且存储器单元的其它实例可包含使用不包含选择装置的技术来选择的存储器元件。在一些实例中，可使用极性相关信号来编程或读取包含硫族化物材料的存储器单元105
‑
a(例如自选存储器单元)。在此类实例中，可通过施加具有第一电压和第一极性的第一信号来将存储器单元105
‑
a编程到一逻辑状态。当使用第一信号来编程特定存储器单元105
‑
a时，存储器单元内的元件可分离，从而导致离子迁移。离子可朝特定电极205迁移，取决于施加到存储器元件的第一信号的极性。举例来说，当使用具有第一极性的信号时，存储器单元105
‑
a中的离子可朝第一电极迁移，且当使用具有第二极性的信号时，可朝第二电极迁移。信号的第一极性可指具有跨存储器单元在第一方向上(例如从第二电极到第一电极)流动的电流的信号。信号的第二极性可指具有跨存储器单元在不同于第一方向的第二方向上(例如从第一电极到第二电极)流动的电流的信号。
57.可通过跨存储器单元施加读取信号来读取存储器单元。在读取操作期间经历的阈值电压可基于存储器单元中的离子的分布、读取信号的极性和/或编程信号的极性。举例来说，如果存储器单元具有基于用以编程存储器单元的编程信号的给定分布，那么当使用具有第一极性的第一读取信号时，在读取操作期间检测到的阈值电压可与当使用具有第二极性的第二读取信号时不同。取决于存储器单元的极性，迁移离子的此浓度可表示逻辑“1”或逻辑“0”状态。离子迁移的描述表示用于实现本文所述的结果的存储器单元的机制的实例。
58.在一些实例中，例如为了对存储器单元或自选存储器单元进行阈值处理，存储器单元所支持的所述组逻辑状态中的一些或全部可与硫族化物材料的非晶态相关联(例如处于单个状态的材料可为可操作的以存储不同逻辑状态)。用于存储器元件230中的材料可基于合金(例如本文所列的合金)，且可在存储器单元的正常操作期间经操作以便经历到不同物理状态的改变。举例来说，存储器单元可具有可对应于第一逻辑状态(例如复位(reset)状态)的高阈值电压状态和可对应于第二逻辑状态(例如设定(set)状态)的低阈值电压状态。
59.在存储器单元(例如包含电极205
‑
a、存储器元件230和电极205
‑
c)的编程(写入)操作期间，用于写入操作的极性可影响(例如确定、设定、编程)存储器元件230的材料的特定行为或特性，例如材料的阈值电压。取决于存储器元件230的材料所存储的逻辑状态的存储器元件230的材料的阈值电压的差异(例如当材料正存储逻辑状态
‘0’
与逻辑状态
‘1’
时的阈值电压之间的差)可对应于存储器元件230的读取窗口。
60.在一些实例中，存储器装置可包含彼此堆叠的多个阵列或叠组。举例来说，存储器装置可包含位于衬底225上方的第一存储器单元阵列或叠组(例如阵列200)，以及在所述第一阵列或叠组200之上的第二存储器单元阵列或叠组(未图示)。每一叠组200的存储器单元可各自包含第一电极205
‑
c、存储器元件230(例如包含硫族化物材料)以及第二电极205
‑
a，
其可形成存储器堆叠。所述存储器堆叠还可包含其它层和材料。在一些实例中，第一叠组和第二叠组的存储器单元可具有共用导电线，使得每一叠组的对应存储器单元可共享位线115或字线110，如参考图1所描述。举例来说，位线115
‑
a可由竖直相邻的存储器单元共享。在一些情况下，存储器单元105
‑
a可为相变存储器单元或自选存储器单元的实例。
61.存储器阵列200的架构可被称为交叉点架构，其中存储器单元形成于字线与位线之间的拓扑交叉点处。此交叉点架构可相比于其它存储器架构以较低的生产成本提供相对高密度的数据存储。举例来说，交叉点架构可具有面积减小并因而与其它架构相比具有增大的存储器单元密度的存储器单元。举例来说，与具有6f2存储器单元面积的其它架构(例如具有三端子选择器组件的那些架构)相比，所述架构可具有4f2存储器单元面积，其中f是最小特征尺寸。举例来说，dram可使用晶体管，其为三端子装置，作为每一存储器单元的选择器组件，且与交叉点架构相比可具有较大的存储器单元面积。
62.在一些实例中，所述存储器叠组中的一或多者可包含包括硫族化物材料的存储器元件230。举例来说，存储器元件230可包含硫族化物玻璃，例如硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)和硅(si)的合金。在一些实例中，主要具有se、as和ge的硫族化物材料可被称为sag合金。在一些实例中，sag合金可包含si，且此类硫族化物材料可被称为sisag合金。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)，其各自可呈原子或分子形式。
63.下文将在自选(ssm)和/或3d交叉点(例如3d xpoint)存储器单元装置的上下文中，例如参考图4到11来描述若干实例；然而，可在铁电体(feram)装置的上下文中实施相同的原理和解决方案，所述装置的基本功能在图3a和3b中描述，具有适当的调整。
64.图3a和3b说明根据如本文所公开的各种实例的具有磁滞曲线300
‑
a和300
‑
b的铁电存储器单元的非线性电特性的实例。滞后曲线300
‑
a和300
‑
b分别说明实例铁电存储器单元写入和读取过程。磁滞曲线300
‑
a和300
‑
b描绘随电压差v变化的存储在铁电电容器上的电荷q。
65.铁电材料的特征在于自发电极化，即其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(batio3)、钛酸铅(pbtio3)、锆钛酸铅(pzt)和铋钽酸锶(sbt)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化会在铁电材料的表面处带来净电荷，且通过电容器端子吸引相反电荷。因此，电荷存储在铁电材料与电容器端子的界面处。因为电极化可在不存在外部施加电场的情况下维持相对较长时间，甚至无限期地维持，所以与例如dram阵列中采用的电容器相比，电荷泄漏可明显减少。这可减少对执行刷新操作的需求。
66.可从电容器的单个端子的角度理解磁滞曲线300
‑
a和300
‑
b。作为实例，如果铁电材料具有负极化，那么正电荷在端子处累积。同样，如果铁电材料具有正极化，那么负电荷在端子处积聚。另外，磁滞曲线300
‑
a和300
‑
b中的电压表示跨电容器的电压差且是定向的。举例来说，通过将正电压施加到所论述的端子(例如，单元板)且维持第二端子(例如，单元底部)处于接地(或近似为零伏特(0v))，可实现正电压。可通过维持所论述的端子接地且将正电压施加到第二端子来施加负电压，即可施加正电压来使所论述的端子负极化。类似地，可将两个正电压、两个负电压或正和负电压的任何组合施加到适当的电容器端子，以产生磁滞曲线300
‑
a和300
‑
b中所示的电压差。
67.如磁滞曲线300
‑
a中所描绘，铁电材料可在零电压差的情况下维持正极化或负极化，从而产生两个可能的带电荷状态：电荷状态305和电荷状态310。根据图3a和3b的实例，电荷状态305表示逻辑1且电荷状态310表示逻辑0。在一些实例中，可反转相应电荷状态的逻辑值以适应用于操作存储器单元的其它方案。
68.可通过施加电压来控制铁电材料的电极化且因此控制电容器端子上的电荷，从而将逻辑0或1写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷累积，直到达到电荷状态305
‑
a为止。在去除电压315后，电荷状态305
‑
a沿循路径320，直到其在零电压下达到电荷状态305为止。类似地，通过施加净负电压325来写入电荷状态310，这引起电荷状态310
‑
a。在去除负电压325之后，电荷状态310
‑
a沿循路径330，直到其在零电压下达到电荷状态310为止。电荷状态305
‑
a和310
‑
a还可被称作剩余极化(pr)值，即在去除外部偏压(例如，电压)之后剩余的极化(或电荷)。矫顽电压(coercive voltage)是电荷(或极化)为零时的电压。
69.为了读取或感测铁电电容器的所存储的状态，可跨电容器施加电压。作为响应，所存储电荷q改变，且改变程度取决于初始电荷状态，即最终所存储电荷(q)取决于最初存储电荷状态305
‑
b还是310
‑
b。举例来说，磁滞曲线300
‑
b说明两个可能的所存储电荷状态305
‑
b和310
‑
b。可跨电容器施加电压335。在其它情况下，可将固定电压施加到单元板，且尽管描绘为正电压，但电压335可以是负的。响应于电压335，电荷状态305
‑
b可沿循路径340。同样地，如果最初存储电荷状态310
‑
b，那么它沿循路径345。电荷状态305
‑
c和电荷状态310
‑
c的最终位置取决于一或多个因素，包含特定感测方案和电路。
70.在一些情况下，最终电荷可取决于连接到存储器单元的数字线的本征电容。举例来说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于其本征电容而上升。在感测组件处测得的电压可能不等于电压335，且实际上可取决于数字线的电压。因此，最终电荷状态305
‑
c和310
‑
c在滞后曲线300
‑
b上的位置可取决于数字线的电容，且可通过负载线分析进行确定，即，可相对于数字线电容来定义电荷状态305
‑
c和310
‑
c。因此，电容器的电压，电压350或电压355，可以是不同的，且可取决于电容器的初始状态。
71.通过比较数字线电压与参考电压，可确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差，即电压335与电压350之间的差或电压335与电压355之间的差。可产生参考电压，使得其量值在两个可能的数字线电压的两个可能电压之间，以确定所存储的逻辑状态，即，数字线电压是高于还是低于参考电压。在通过感测组件比较后，感测到的数字线电压可确定为比参考电压高或低，且可确定铁电存储器单元的所存储逻辑值(即，逻辑1或0)。如从上文的描述明白，指派给存储器单元的逻辑值不仅取决于数字线电压，而且取决于用于比较的参考电压。独立于如何准确地且精确地选择和产生参考电压，存在其中对所有存储器单元用单独的参考电压来进行读操作是不可靠(且甚至不可能)的情况。
72.在一些情况下，铁电存储器单元可在读取操作之后保持初始逻辑状态。举例来说，如果存储电荷状态305
‑
b，那么在读取操作期间，电荷状态可沿循到电荷状态305
‑
c的路径340，且在去除电压335之后，电荷状态可通过在相反的方向上沿循路径340而返回到初始电荷状态305
‑
b。在一些情况下，铁电存储器单元可在读取操作之后丢失其初始逻辑状态。举例来说，如果存储电荷状态310
‑
b，那么在读取操作期间，电荷状态可沿循到电荷状态305
‑
c
的路径345，且在去除电压335之后，电荷状态可通过沿循路径340而松弛到电荷状态305
‑
b。
73.图4说明根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器阵列的码字的实例。存储器装置(例如图1的存储器装置100)的码字400可包括用于存储码字数据的数据(data)区480，以及可能包括关联到所述码字数据的奇偶数据的任选的奇偶性(parity)区485。在一些实例中，奇偶数据可为错误校正奇偶位。
74.提供与data 480和parity 485相关联的码字位计数器(codeword bit counter)区490，用于在预定义逻辑状态下存储data 480和parity 485的数个位。位计数器区中的位数目(count[n:0])取决于总的data 480和parity 485位计数以及所使用的特定编码。每一位计数器位(count[n:0])也可与其虚值(count#[n:0])一起存储，以改进其中的信息的可靠性。codeword bit counter 490位可以不同的排列存储，例如多数表决排列。在一些实例中，这可进一步通过错误校正来保护。
[0075]
当在输入端子处接收到用于在存储器中进行编程的数据时，存储器控制器分析所述数据，且确定将应用的编码，且最后确定处于预定义状态的位的数目(例如有多少个位存储在存储器单元中，作为逻辑1状态)。
[0076]
存储在codeword bit counter 490区中的信息在后续存取操作期间使用，来检索码字数据，如其将在下文详细阐释。
[0077]
图5示出根据本公开的实例的支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器阵列505的框图500。存储器阵列505可被称为电子存储器设备，且可为如本文所述的存储器装置的组件的实例。
[0078]
存储器阵列505可包含一或多个存储器单元510、存储器控制器515、字线520、参考组件530、感测组件535、数字线540和锁存器545。这些组件可以彼此电子连通，并且可执行本文描述的一或多个功能。在一些情况下，存储器单元510可包含3dxp存储器单元。在一些方面，存储器控制器515可包含偏压组件550和定时组件555。在一些实例中，感测组件535可充当参考组件530。在其它情况下，参考组件530可为任选的。
[0079]
存储器控制器515可与字线520、数字线540和感测组件535电子连通，其可以是参考图1和2描述的字线110、数字线115和感测组件125的实例。存储器阵列505的组件可彼此电子连通，且可执行参考图3和4描述的功能的方面。在一些情况下，参考组件530、感测组件535和锁存器545可为存储器控制器515的组件。
[0080]
在一些实例中，数字线540与感测组件535和存储器单元510电子连通。存储器单元510可为以逻辑状态(例如第一、第二或第三逻辑状态)可写的。字线520可与存储器控制器515和存储器单元510电子连通。感测组件535可与存储器控制器515、数字线540、锁存器545和参考线560电子连通。参考组件530可与存储器控制器515和参考线560电子连通。感测控制线565可与感测组件535和存储器控制器515电子连通。这些组件还可经由其它组件、连接或总线与处上文未列出的组件之外的存储器阵列505内部和外部的其它组件电子连通。
[0081]
存储器控制器515可经配置以通过将电压施加到那些各个节点，来使字线520或数字线540通电。举例来说，偏压组件550可被配置成施加电压，从而操作存储器单元510如上文所描述读取或写入存储器单元510。在一些情况下，存储器控制器515可包含行解码器、列解码器或这两者，如本文中所描述。这可使存储器控制器515能够存取一或多个存储器单元
105，如参看图1所说明。偏压组件550也可将电压提供到参考组件530以便产生用于感测组件535的参考信号。另外，偏压组件550可提供用于感测组件535的操作的电压。
[0082]
在一些实例中，存储器控制器515可使用定时组件555来执行其操作。举例来说，时序组件555可控制各种字线选择或位线偏压的时序，包含用于切换和电压施加以执行存储器功能的时序，所述功能如本文中所论述的读取和写入。在一些情况下，定时组件555可控制偏压组件550的操作。
[0083]
参考组件530可包含用以产生用于感测组件535的参考信号的各种组件。参考组件530可包含经配置以产生参考信号的电路。在一些情况下，可使用其它3d xpoint存储器单元来实施参考组件530。感测组件535可将来自存储器单元510(经由数字线540)的信号与来自参考组件530的参考信号进行比较。在确定逻辑状态后，感测组件接着可将输出存储在锁存器545中，其中可根据存储器阵列505为其部分的电子装置的操作使用所述输出。感测组件535可包含与锁存器545和存储器单元510电子连通的感测放大器。
[0084]
存储器控制器515和/或其各个子组件中的至少一些可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么存储器控制器515和/或其各种子组件中的至少一些的功能可由通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其设计成执行本公开中所描述功能的任何组合来执行。存储器控制器515和/或其各个子组件中的至少一些可以物理方式定位在各种位置处，包含分布成使得功能的部分由一或多个物理装置在不同物理位置处实施。在一些实例中，存储器控制器515和/或其各种子组件中的至少一些可以是根据本公开的各种实例的独立且相异组件。在其它实例中，存储器控制器515和/或其各种子组件中的至少一些可与包含但不限于以下各项的一或多个其它硬件组件组合：i/o组件、收发器、网络服务器、另一计算装置、本公开中所描述的一或多个其它组件或其根据本公开的各种实例的组合。
[0085]
图6示出报告在编程阶段期间执行的动作序列的示意性流程图。
[0086]
第一输入动作由框610表示，其中编程算法关注输入的写入数据。将新数据与寄存器中的先前经校正数据合并。在此阶段计算新的ecc奇偶位。从存储器单元读取旧码字，且写入数据的序列允许获得新掩码寄存器，其用以识别不需要再编程的已经存储序列的位，因为其逻辑值已经对应于将写入的新的码字的对应位的逻辑值。
[0087]
在框620中，算法继续计算一和零的数目，并将其分别存储到计数器cnt1和cnt0中。
[0088]
接着，在框630中，写入序列可开始。举例来说，可编程逻辑值“0”，接着编程逻辑值“1”，其为可在逻辑值“0”的数目较大的情况下使用的序列ws1。作为一个替代方案，可执行序列ws2，且其中如果逻辑值“1”的数目较大，那么可编程逻辑值“1”，接着编程逻辑值“0”。仅在每拼片仅存在一个位要编程时，才可应用第三种序列ws3，且这是可应用并行编程的特定情况。在拼片中，位可共享同一字线，但可为用于逻辑值“0”的脉冲和用于逻辑值“1”的脉冲提供相反的极性。因此，如果每拼片存在一位(且在不同拼片中)，那么甚至可同时(并行)编程逻辑值“0”和“1”，因为在其中将写入逻辑值“1”的拼片中，可应用一极性，而在其中将写入0的拼片中将应用相反的极性。相反，如果每拼片存在较多的位，即较多的位共享同一字线，那么无法并行编程逻辑值“0”和“1”，因为所述字线在一个时间可具有单个电压值。
[0089]
图7说明具有ecc1的写入序列尝试和重复算法。在所说明的实例中，cntx＝cnt1(对于逻辑值“1”)或cnt0(对于逻辑值“0”)，maxtrial＝重新脉冲的最大数目，且ecc校正子是到编程逻辑的用以检查错误的反馈。在一些实例中，如果编程逻辑值“1”，那么逻辑值“0”处于闲置状态，且反之亦然。在一些实例中，一旦检测到切换，单元就连接到闲置电压。
[0090]
首先，设定计数器，以及关于允许尝试的最大数目的变量。接着根据序列ws1或ws2中的一者或另一者，因此根据将施加的向上或向下电压值，开始编程斜升。
[0091]
直到其中存在等于计数器的数目减1的编程单元的数目(其中减1将既定作为ecc的校正力)，尚未获得正确编程的码字，即ecc能够校正的码字。因此，所述循环继续至多达值cnt
‑
1(同时对将保持低于vmax的偏置电压的上部值执行进一步检查)。
[0092]
在此循环期间，可执行两个检验步骤。如果首先编程逻辑值“0”，那么ecc可返回错误值，例如误肯定。由于逻辑值“1”尚未被编程，且如果从ecc获得关于码字是正确的事实的指示，那么归因于逻辑值“1”尚未被编程的事实，可存在许多错误，且当ecc具有有许多错误的码字作为输入时，所报告的结果也可为错误的。因此，要求到ecc但来自计数器的反馈是不值得的。如果正编程逻辑值“1”，那么最好要求是否已达到校正子“0”，其为其中码字不具有失败的条件。
[0093]
相反，如果正编程逻辑值“0”，那么在已达到计数器值的情况下，所述逻辑值可处于所要求的最大值。一旦已达到计数器减1值，就可确定是否已达到对应于计数器值的经编程位的数目。如果尚未达到最大尝试数目或最大电压值，那么允许这样做。如果已达到那两个条件中的一个或另一个(而尚未达到计数器值)，那么整个编程序列中可存在错误，且可获得ecc1。因此，在后续编程阶段中，当可请求校正子值时，将获得值“1”，但这并不意味着输出的码字必定是错误的，而是仅意味着内部存在可通过ecc1校正的错误。两个错误的存在比概率评估低得多，以致可被忽略。
[0094]
可根据执行所述写入算法中的哪一者来采用不同的方法。在逻辑值“0”的编程阶段，仅存在计数器，而在逻辑值“1”的编程阶段，还存在ecc。如果在逻辑值“1”的编程阶段期间发生错误，那么将需要在逻辑值“0”的后续编程阶段期间获得所有经校正的位。相反，如果在逻辑值“0”的初始编程阶段期间发生单一错误，那么将在逻辑值“1”的后续编程阶段期间，从ecc获得正确数据。
[0095]
编程序列在cnt
‑
1处停止，因为在统计上，最后一个位可呈现问题或可使用较高电压值来编程，且在测试阶段之后，可决定如何参考关于先前编程阶段的正确性的信息来处理已经在进行的最终额外位。
[0096]
图8示出当前编程算法和所提出解决方案的功耗比较。图中的右图800b报告了电压与用以完成编程阶段的时间。编程脉冲包括将上升电压，例如电压斜坡801，施加到存储器单元。单元最初在e1到e2的范围内的编程电压(编程电压斜坡的部分802)下处于逻辑状态“1”阈值，且不经过偏压。仅最初处于逻辑状态“0”的单元在e3到e4的范围内的编程电压(编程电压斜坡的部分803)下偏压，以便设阈值。处于逻辑“1”和逻辑“0”状态的两个单元的点线中示出存储器单元的阈值电压分布。在左图800a中，如果施加单个编程脉冲804，那么将对具有较低阈值的单元加压更多。因此，平均电压编程且因此功耗相对于当前编程算法减小。
[0097]
图9说明根据本公开的实例的基于计数器和ecc反馈对存储器单元进行即时式编
程和检验的方法的编程阶段的实例。图9说明读取循环之后的ws1 990的实例。蓝色线991示出编程阶段与逻辑值“0”的时间以及逻辑值“1”的后续编程阶段。逻辑值“0”的平均编程电压介于e3与e4之间，例如取平均值1/2(e3+e4)。当已达到计数器值(即cnt0)时，停止逻辑值“0”的编程阶段。接着，可要求关注可仍在编程的其它逻辑值“1”。
[0098]
用于编程逻辑值“1”的升高正红色斜坡992被激活，且以介于e3与e4之间，平均为1/2(e3+e4)的值继续，直到cnt1
‑
1。此时，可进入其中码字可为正确的情形。如果单个迟缓位缺失，那么可施加一些额外脉冲来强制执行迟缓位的切换。在任一情况下，均已达到其中可通过ecc来校正码字的条件。因此，此时可校验ecc。
[0099]
如果在编程阶段结束时，仅存在一个位要校正，那么错误可甚至保持，且可将信号发送到控制器，来建议仅刷新已报告错误存在的码字。举例来说，已获得具有单个错误(仍可通过ecc来校正)的经编程码字可建议移位到另一存储器位置，码字的新编程阶段，其将替换此最后一个。
[0100]
图10说明根据本公开的实例的可支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的存储器控制器1015的框图。存储器控制器1015可以是参看图1所描述的存储器控制器140或参看图5所描述的存储器控制器515的实例。存储器控制器1015可包含偏压组件1065和定时组件1055，其可以是参看图5所描述的偏压组件550和定时组件555的实例。存储器控制器1015还可包含信号管理器1045，其向存储器装置中的不同组件提供控制信号，且明确地说，与偏压组件1065和定时组件1055合作来在存取操作期间为存储器单元加偏压。
[0101]
存储器控制器1015还可包含程序管理器1098来在编程阶段期间管理存取操作。举例来说，程序管理器可管理码字编程操作，如参考图6所描述。通过其编程管理器1098，存储器控制器1015可接收用户数据。在一些实例中，存储器控制器1015可从存储器单元读取先前用户数据，且写入新用户数据，且将所述新用户数据与所述先前用户数据合并到写入寄存器中。接着，可产生掩码寄存器信息，且其中所述掩码寄存器信息可指示存储在存储器单元中的先前用户数据的其逻辑值将切换或不切换的位。在一些实例中，存储器控制器1015可使用掩码寄存器信息分别对待写入的第一逻辑值(逻辑“0”)和第二逻辑值(逻辑“1”)的数目进行计数，且将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中。在一些实例中，存储器控制器1015可根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
[0102]
存储器控制器1015还可包含读取管理器1099，以在读取存取(例如码字读取)期间管理存取操作。举例来说，读取管理器，与感测管理器1050、参考电压管理器(或vref管理器)1035和单元计数管理器1040合作，可实施本文参考图6到7所述的方法。确定码字中的每一存储器单元相对于参考电压处于一个或另一逻辑状态，且在vref管理器1035的控制下，修改参考电压，直到处于预定义逻辑状态的单元的计数，如由单元计数管理器1040确定，满足标准为止。在一些实例中，标准是存储器单元计数(如相对于最后变化的参考电压确定)与预期处于所述逻辑状态的位的数目的匹配，处于预定逻辑状态的位的数据已从其在最后编程操作期间存储在的存储器位置检索。在一些实例中，标准可包括存储器单元计数与处于预定义逻辑状态的位的预期数目相差超过错误校正引擎(ecc)的检测能力。在这些情况下，在ecc管理器1097的控制下，可将错误校正算法应用于码字的存储器单元，如相对于最
后修改的参考电压所感测。在一种尝试和重复方法中，可多次应用ecc算法。
[0103]
存储器控制器中的偏压组件1065和定时组件1055，以及vref管理器1035、信号管理器1045、程序管理器1098、读取管理器1099、感测管理器1050、vref管理器1035、单元计数管理器1040、ecc管理器1097，以及其它组件或模块可直接或间接彼此通信(例如经由一或多个总线)。
[0104]
图11说明根据本公开的实例的包含可支持基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法的装置的系统的图。装置1105可以是如上文(例如参考图1)所描述的存储器装置100的组件的实例或包含所述组件。装置1105可包含用于双向通信的组件，包含用于发射和接收通信的组件，包含存储器控制器1115、存储器单元1110、基本输入/输出系统(bios)组件1125、处理器1130、i/o组件1135和外围组件1140。这些组件可经由一或多个总线(例如总线1101)进行电子通信。
[0105]
存储器控制器1115可操作如本文中所描述的一或多个存储器单元。具体地说，存储器控制器1115可经配置以支持所描述的基于计数器和ecc反馈对存储器单元进行即时式编程和检验的方法。在一些情况下，存储器控制器1115可包含行组件、列组件或其组合，参考看1所描述。
[0106]
存储器单元1110可为参考图1和5描述的存储器单元105或510的实例，且可存储如本文中所描述的信息(例如，呈逻辑状态形式)。
[0107]
bios组件1125是包含作为固件操作的bios的软件组件，所述固件可初始化且运行各种硬件组件。bios组件1125还可管理处理器与例如外围组件、i/o控制组件等各种其它组件之间的数据流。bios组件1125可包含存储在只读存储器(rom)、快闪存储器或任何其它非易失性存储器中的程序或软件。
[0108]
处理器1130可包含智能硬件装置(例如，通用处理器、dsp、中央处理单元(cpu)、微控制器、asic、fpga、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件)。在一些情况下，处理器1130可经配置以使用存储器控制器来操作存储器阵列。在其它情况下，存储器控制器可集成到处理器1130中。处理器1130可经配置以执行存储在存储器中以执行各种功能的计算机可读指令。
[0109]
i/o控制器1135可管理装置1105的输入和输出信号。i/o控制器1135还可管理未集成到装置中的外围装置。在一些情况下，i/o控制器1135可表示到外部外围设备的物理连接或端口。在一些情况下，i/o控制器1135可利用例如或端口。在一些情况下，i/o控制器1135可利用例如的操作系统，或另一已知的操作系统。在其它情况下，i/o控制器1135可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与这些装置交互。在一些情况下，i/o控制器1135可实施为处理器的一部分。在一些情况下，用户可经由i/o控制器1135或经由i/o控制器1135所控制的硬件组件与装置1105交互。i/o控制器1135可支持存取存储器单元1110，包含接收与存储器单元1110中的一或多者的所感测的逻辑状态相关联的信息，或提供与写入存储器单元1110中的一或多者的逻辑状态相关联的信息。
[0110]
外围组件1140可包含任何输入或输出装置，或用于这类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(pci)或加速图形端口(agp)槽。
[0111]
输入1141可表示在装置1105外部的装置或信号，其将输入提供到装置1105或其组件。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入1141可由i/o控制器1135管理，且可经由外围组件1140与装置1105交互。
[0112]
输出1142可表示在装置1105外部的装置或信号，其配置成从装置1105或任何其组件接收输出。输出1142的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板，或其它装置。在一些情况下，输出1142可以是经由外围组件1140与装置1105介接的外围元件。在一些情况下，输出1142可由i/o控制器1135管理
[0113]
装置1105的组件可包含经设计以执行其功能的电路。这可包含经配置以进行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置1105可以是计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或装置1105可以是此装置的部分或元件。
[0114]
在一些实例中，描述一种操作存储器单元的方法。所述方法可包含：从存储器单元读取先前用户数据；写入新用户数据，并将新用户数据与先前用户数据合并到写入寄存器中；产生掩码寄存器信息，且其中所述掩码寄存器信息指示存储在存储器单元中的先前用户数据的其逻辑值将切换或不切换的位；分别对将使用所述掩码寄存器信息写入的第一逻辑值和第二逻辑值的数目进行计数；将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中；以及根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
[0115]
在一些实例中，如本文中所描述的设备可执行一或多个方法。所述设备可包含用于进行以下操作的特征、电路、逻辑、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：从存储器单元读取先前用户数据；写入新用户数据，并将新用户数据与先前用户数据合并到写入寄存器中；产生掩码寄存器信息，且其中所述掩码寄存器信息指示存储在存储器单元中的先前用户数据的其逻辑值将切换或不切换的位；分别对将使用所述掩码寄存器信息写入的第一逻辑值和第二逻辑值的数目进行计数；将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中；以及根据所述掩码寄存器信息将编程脉冲施加到存储器单元。
[0116]
本文所述的方法和设备的一些实例可进一步包含用于将新用户数据中的每一位的逻辑值与先前用户数据中的每一位的逻辑值进行比较的操作、特征、电路、逻辑、构件或指令。
[0117]
在本文所述的方法和设备的一些实例中，对于其逻辑值将切换的位，一旦所述位的逻辑值可切换，编程脉冲就可停止升高，且对于其逻辑值不切换的位，编程脉冲可移位。
[0118]
在本文所述的方法和设备的一些实例中，每一存储器单元可经编程和感测，使得当存储器单元可能尚未完全编程时，可施加额外编程脉冲，直到存储器单元可切换到所要逻辑值时。
[0119]
本文所述的方法和设备的一些实例可进一步包含用于计算新ecc奇偶性的操作、特征、电路、逻辑、构件或指令。
[0120]
本文所述的方法和设备的一些实例可进一步包含用于进行以下步骤的操作、特征、电路、逻辑、构件或指令：对可触发以在编程脉冲的施加期间切换的存储器单元的数目进行计数；以及使用计数器信息和ecc反馈，将编程脉冲施加到存储器单元，且其中ecc反馈
指示经切换单元的数目与第一逻辑值和第二逻辑值的数目之间的比较的信息。
[0121]
在本文所述的方法和设备的一些实例中，写入到存储器单元中的新用户数据可为可根据ecc反馈来修补的。
[0122]
在本文所述的方法和设备的一些实例中，编程脉冲可小于阈值。
[0123]
在本文所述的方法和设备的一些实例中，编程脉冲可选自斜坡形、阶梯、可变转换速率斜坡、可变步级阶梯，或其任何组合。
[0124]
在本文所述的方法和设备的一些实例中，当第一逻辑值的数目可大于第二逻辑值的数目时，可编程第一逻辑值，接着编程第二逻辑值；当第二逻辑值的数目可大于第一逻辑值的数目时，可编程第二逻辑值，接着编程第一逻辑值；且当每拼片可仅存在一个位要编程时，可同时编程第一逻辑值和第二逻辑值。
[0125]
描述另一设备。所述设备可包含存取电路，其经配置以：从存储器单元读取先前用户数据；写入新用户数据，并将新用户数据与先前用户数据合并到写入寄存器中；产生掩码寄存器信息，且其中所述掩码寄存器信息指示存储在存储器单元中的先前用户数据的其逻辑值将切换或不切换的位；分别对将使用所述掩码寄存器信息写入的第一逻辑值和第二逻辑值的数目进行计数；将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中；且根据所述掩码寄存器信息，将编程脉冲施加到存储器单元。
[0126]
在所述设备的一些实例中，存取电路可在写入新用户数据并将新用户数据与先前用户数据合并到写入寄存器中时，将新用户数据中的每一位的逻辑值与先前用户数据中的每一位的逻辑值进行比较。
[0127]
在所述设备的一些实例中，所述存取电路可在根据掩码寄存器信息将编程脉冲施加到存储器单元时，对于逻辑值将切换的位，一旦所述位的逻辑值可切换，就停止编程脉冲升高，且对于逻辑值将不切换的位，使编程脉冲移位。
[0128]
在所述设备的一些实例中，感测电路用以感测每一存储器单元，使得当存储器单元可尚未完全编程时，可施加额外编程脉冲，直到存储器单元可切换到所要逻辑值时。
[0129]
在所述设备的一些实例中，存取电路可在写入新用户数据并将新用户数据与先前用户数据合并到写入寄存器中时，计算新ecc奇偶性。
[0130]
在所述设备的一些实例中，所述存取电路可进一步经配置以对可触发以在编程脉冲的施加期间切换的存储器单元的数目进行计数，且使用计数器信息和ecc反馈，将编程脉冲施加到存储器单元，且其中ecc反馈指示经切换单元的数目与第一逻辑值和第二逻辑值的数目之间的比较的信息。
[0131]
在设备的一些实例中，写入到存储器单元中的新用户数据可为可根据ecc反馈来修补的。
[0132]
在所述设备的一些实例中，编程脉冲可小于阈值。
[0133]
在所述设备的一些实例中，编程脉冲可选自斜坡形、阶梯、可变转换速率斜坡、可变步级阶梯，或其任何组合。
[0134]
在所述设备的一些实例中，当第一逻辑值的数目可大于第二逻辑值的数目时，可编程第一逻辑值，接着编程第二逻辑值；当第二逻辑值的数目可大于第一逻辑值的数目时，可编程第二逻辑值，接着编程第一逻辑值；且当每拼片可仅存在一个位要编程时，可同时编程第一逻辑值和第二逻辑值。
[0135]
本文中的描述提供实例，且并不限制所附权利要求书中所陈述的范围、适用性或实例。可在不脱离本公开的范围的情况下，对论述的元件的功能和布置作出改变。一些实例可适当地省略、取代或添加各种操作、程序或组件。并且，可在一些其它实例中组合相对于一些实例描述的特征。
[0136]
本文所描述的信息和信号可使用多种不同技术和技法中的任一者来表示。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
[0137]
如本文中所使用，术语“虚拟接地”是指保持大约零伏(0v)电压的电路的节点，或更通常而言表示可或可不直接与接地端耦合的电路或包含所述电路的装置的参考电压。因此，虚拟接地的电压可在稳定状态下暂时波动且回到大约0v，或虚拟0v。可使用如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0v，或装置的某一其它参考电压。
[0138]
术语“电子连通”和“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或或耦合或可包含中间组件。换句话说，“与...连接”或“与...耦合”的组件与彼此电子连通。处于电子连通的组件可(例如，在带电电路中)主动地交换电子或信号或(例如，在断电电路中)可不主动地交换电子或信号，但可经配置且可操作以在电路通电后交换电子或信号。举例来说，经由开关(例如，晶体管)物理上连接或耦合的两个组件电子通信而与开关的状态(例如，断开、闭合)无关。
[0139]
短语“耦合在
…
之间”可指组件相对于彼此的次序，并且可指电耦合。在一个实例中，电耦合在组件“a”与组件“c”之间的组件“b”可指在电意义上的组件次序“a
‑
b
‑
c”或“c
‑
b
‑
a”。换句话说，电信号(例如，电压、电荷、电流)可借助于组件b从组件a传递到组件c。
[0140]
组件b“耦合在组件a与组件c之间”的描述可不解释为在所描述的次序中排除其它介入组件。举例来说，组件“d”可耦合在所描述的组件a与组件b之间(例如，作为实例，涉及组件次序“a
‑
d
‑
b
‑
c”或“c
‑
b
‑
d
‑
a”)，同时仍支持组件b电耦合在组件a与组件c之间。换句话说，使用短语“耦合在
…
之间”不应被理解为一定涉及排它性的循序次序。
[0141]
另外，组件b“耦合在组件a与组件c之间”的描述不排除组件a与组件c之间的第二不同耦合。举例来说，组件a和组件c可在与经由组件b的耦合电平行的单独耦合中与彼此耦合。在另一实例中，组件a和组件c可经由另一组件“e”耦合(例如，组件b耦合在组件a与组件c之间，且组件e耦合在组件a与组件c之间)。换句话说，使用短语“耦合在
…
之间”不应被理解为组件之间的排它性耦合。
[0142]
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在断开电路，那么所述组件彼此隔离。举例来说，通过开关实体地耦合的两个组件可在打开开关时与彼此分离。
[0143]
如本文中所使用，术语“短接”是指其中在组件之间经由激活所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为建立电子通信中的组件(或线)之间的电压和/或电荷流的应用的动态操作。
[0144]
如本文中所使用，术语“端子”可能并不表明电路元件的物理边界或连接点。实际上，“端子”可指与电路元件相关的电路的参考点，其还可被称作“节点”或“参考点”。
[0145]
本文中论述的装置，包含存储器装置、电路等，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
[0146]
本文中所论述的晶体管可表示场效应晶体管(fet)，且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料例如金属连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂或简并半导体区。源极和漏极可由经轻掺杂的半导体区或沟道间隔开。如果沟道是n型(例如，多数载流子为电子)，那么fet可称为n型fet。如果沟道是p型(例如，多数载流子为空穴)，那么fet可被称作p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去活”。
[0147]
本文结合附图陈述的描述内容描述了实例配置，且并不表示可实施的或在所附权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些具体细节的情况下实施实施例。在一些情况下，以框图形式示出众所周知的结构和装置以免混淆所描述实例的概念。
[0148]
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
[0149]
结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器；但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(dsp)与微处理器的组合、多个微处理器的组合、与dsp核心结合的一或多个微处理器，或任何其它此类配置)。
[0150]
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以处理器执行的软件实施，那么功能可作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。此外，如本文中(包含在权利要求书中)所使用，如在项列表(例如，前加例如“中的至少一个”或“中的一或多个”的短语
的项列表)中所使用的“或”指示包含端点的列表，使得例如a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。
[0151]
如本文中所使用，术语“基本上”意味着被修饰的特性(例如，被术语“基本上”修饰的动词或形容词)无需是绝对的，而是足够接近到实现特性的优点，或足够接近到所涉及的特性在公开的相关方面的上下文中是真实的。
[0152]
如本文中所使用，短语“基于”不应被解释为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件a”的示范性步骤可基于条件a和条件b两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
[0153]
提供本文中的描述以使得本领域技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本公开不限于本文描述的实例和设计，而是被赋予与本文公开的原理和新颖特征一致的最宽范围。