电阻式存储器装置的制作方法

电阻式存储器装置
1.相关申请的交叉引用
2.本申请要求于2019年12月6日在韩国知识产权局提交的韩国专利申请no.10-2019-0161668的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思涉及存储器装置，更具体地，涉及电阻式存储器装置。


背景技术：

4.电阻式存储器装置的示例包括相变随机存取存储器(ram)(pram)、纳米浮栅存储器(nfgm)、聚合物ram(poram)、磁性ram(mram)、铁电ram(feram)和电阻式ram(rram)。电阻式存储器装置有利地表现出动态ram(dram)的高速性和闪速存储器的非易失性。
5.电阻式存储器装置的存储器单元的电阻分布对应于其中编程的数据。为了读取存储器单元，可以将给定的电流或电压施加到存储器单元，并且可以读取取决于存储器单元的电阻大小的电压，由此感测数据。然而，读操作的感测裕度可能受到与电阻式存储器装置的存储器单元连接的字线和位线的寄生电容分量的负面影响。此外，寄生电容分量可能导致读/写干扰，例如，与被读取的存储器单元相邻的存储器单元的编程状态被改变。


技术实现要素：

6.根据本发明构思的一方面，提供了一种电阻式存储器装置，包括：第一位线组，包括第一边缘位线；第二位线组，包括第二边缘位线；以及第一边界晶体管，被配置为当第一边缘位线被选择时将非选择电压施加到第二边缘位线。第一边缘位线被设置为在第一位线组中最靠近第二位线组，并且第二边缘位线被设置为在第二位线组中最靠近第一位线组。
7.根据本发明构思的另一方面，提供了一种电阻式存储器装置，包括：第一位线组，包括第一边缘位线；第二位线组，包括第二边缘位线；第一边缘晶体管，被配置为根据第一选择信号将选择电压施加到第一边缘位线；第二边缘晶体管，被配置为根据第二选择信号将选择电压施加到第二边缘位线；第三边缘晶体管，被配置为根据第一选择信号将非选择电压施加到第一边缘位线；以及第四边缘晶体管，被配置为根据第二选择信号将非选择电压施加到第二边缘位线。
8.根据本发明构思的另一方面，提供了一种电阻式存储器装置，包括：第一字线组，包括第一边缘字线；第二字线组，包括第二边缘字线；第一边界晶体管，被配置为当第一边缘字线被选择时将非选择电压施加到第二边缘字线；以及第二边界晶体管，被配置为当第二边缘字线被选择时将非选择电压施加到第一边缘字线。第一边缘字线被设置为在第一字线组中最靠近第二字线组，并且第二边缘字线被设置为在第二字线组中最靠近第一字线组。
9.根据本发明构思的另一方面，提供了一种包括由解码器结构限定的第一位线组的电阻式存储器装置的操作方法。该方法包括：将非选择电压施加到设置在第一位线组中的
最外侧位置处的第一边缘位线；以及使包括在第一位线组中的第一中间位线浮置。
10.根据本发明构思的另一方面，提供了一种电阻式存储器装置，包括：第一位线组，包括多条位线；第一边缘位线，设置在第一位线组中的最外侧位置处；以及第一中间位线，包括在第一位线组中，第一中间位线与第一边缘位线相邻。连接到第一边缘位线的晶体管的数量不同于连接到第一中间位线的晶体管的数量。
11.根据本发明构思的另一方面，提供了一种电阻式存储器装置，包括：第一位线组，包括多条位线；第一边缘位线，设置在第一位线组中的最外侧位置处；以及第一中间位线，包括在第一位线组中，第一中间位线与第一边缘位线相邻。通过晶体管连接到第一边缘位线的多个节点中的至少一些节点不同于通过晶体管连接到第一中间位线的多个节点中的至少一些节点。
附图说明
12.从下面结合附图的详细描述中，本发明构思的实施例将被更清楚地理解，附图中：
13.图1是示出根据实施例的存储器系统的框图；
14.图2是示出根据实施例的存储器装置的框图；
15.图3a是示出根据实施例的存储器装置的一部分的示图；
16.图3b是示出根据实施例的存储器单元的示图；
17.图4a到图4c是示出根据实施例的存储器单元的示图；
18.图5是在描述根据实施例的对存储器单元的可变电阻器执行的置位操作和复位写操作时用于参考的曲线图；
19.图6a是示出单层存储器单元的示例性电阻分布的曲线图；
20.图6b是示出多层存储器单元的示例性电阻分布的曲线图；
21.图7是在描述根据实施例的存储器装置的操作时用于参考的流程图；
22.图8是示出根据实施例的列解码器的框图；
23.图9a和图9b是示出根据实施例的列解码器的电路图；
24.图10是示出根据实施例的列解码器的电路图；
25.图11是示出根据实施例的列解码器的电路图；
26.图12是示出根据实施例的列解码器的电路图；
27.图13是示出根据实施例的存储器装置的框图；
28.图14是示出根据实施例的列解码器的电路图；
29.图15是示出根据实施例的存储器装置的框图；
30.图16是示出根据实施例的列解码器的电路图；
31.图17a和图17b是在描述根据实施例的局部解码器时用于参考的示图；以及
32.图18是示出根据实施例的存储器装置被应用于固态驱动器(ssd)系统的示例的框图。
具体实施方式
33.以下，将参照附图详细描述实施例。
34.图1是示出根据实施例的存储器系统10的框图。如图所示，本实施例的存储器系统
10包括存储器装置100和存储器控制器200。
35.存储器控制器200可以包括处理器(未示出)，该处理器控制存储器控制器200对存储器装置100执行各种存储器操作。相应的控制平台可以以软件、硬件或其组合来实现。例如，响应于来自主机host的写/读请求，存储器控制器200可控制存储器装置100读取存储在存储器装置100中的数据，或将数据写入存储器装置100中。为了执行这些操作，存储器控制器200可将地址addr、命令cmd及控制信号ctrl提供给存储器装置100以控制分别在存储器装置100上执行的编程(写)操作、读操作及擦除操作。此外，可以在存储器控制器200和存储器装置100之间发送和接收待写入的数据data和读取的数据data。
36.存储器控制器200可包括图1中未示出的其它组件。例如，存储器控制器200还可包括用作处理器的工作存储器的随机存取存储器(ram)。作为其它示例，存储器控制器200可以包括根据预先建立的主机接口协议操作的主机接口。主机接口协议的示例包括通用串行总线(usb)、多媒体卡(mmc)、外围组件互连高速(peripheral component interconnection express，pic-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)和集成驱动电子装置(ide)。
37.存储器控制器200和存储器装置100可被实施为单独的半导体装置。可替换地，存储器控制器200和存储器装置100可被集成到一个半导体装置中。例如，存储器控制器200和存储器装置100可以被集成到一个半导体装置中，并且可以被配置为存储卡。也就是说，存储器控制器200和存储器装置100可以被集成到一个半导体装置中，并且可以被配置为个人计算机(pc)卡(例如，pcmcia)、压缩闪存(cf)卡、智能媒体卡(例如，sm/smc)、存储棒、多媒体卡(例如，mmc、rs-mmc或微mmc)、安全数字(sd)卡(例如，sd、迷你sd或微sd)、通用闪存(ufs)。
38.如图1所示，存储器装置100可以包括存储器单元阵列110、行解码器120和列解码器130。存储器单元阵列110可包含多个电阻式存储器单元，因此，存储器装置100可称为电阻式存储器装置。在下文中，为了方便，电阻式存储器单元可以被简单地称为存储器单元。
39.存储器装置100可由一个或多个芯片实施，并且可以各种模块和/或封装类型实施。例如，存储器装置100可以是被实施为一个存储器芯片的装置。可替换地，存储器装置100可以被定义为包括多个存储器芯片的装置，并且例如，存储器装置100可以是配备有多个存储器芯片的存储器模块。作为另一示例，存储器装置100可实施为在包含一个或多个存储器裸片的半导体封装件中。然而，实施例不限于任何特定实施方式。
40.存储器单元阵列110可以包括分别设置在由多条第一信号线和多条第二信号线的交叉限定的多个区域中的多个存储器单元。因此，存储器装置100可被称为交叉点存储器。在下文中，多个存储器单元中的将被执行写操作的存储器单元可以被称为“所选择的存储器单元”。
41.上述第一信号线中的每一个可以是位线和字线中的一个，并且上述第二信号线中的每一个可以是位线和字线中的另一个。此外，多个存储器单元中的每一个可以是存储一位数据的单层单元(slc)，或者可以是存储两位或更多位数据的多层单元(mlc)。此外，根据存储在每个存储器单元中的位的数量，存储器单元可以具有多种电阻分布。例如，在每个存储器单元中写入一位数据的情况下，存储器单元可以具有两种电阻分布中的任一种。在每个存储器单元中写入两位数据的情况下，存储器单元可以具有四种电阻分布中的任一种。
42.存储器单元阵列110可以包括包含可变电阻器(未示出)的多个电阻式存储器单元。例如，可变电阻器可以包括其电阻基于温度而变化的相变材料，电阻式存储器装置可以是相变ram(pram)。作为另一示例，在可变电阻器包括上电极、下电极和其间的复合金属氧化物的情况下，电阻式存储器装置可以是电阻式ram(rram)。作为另一示例，在可变电阻器包括磁性材料的上电极、磁性材料的下电极以及其间的介电材料的情况下，电阻式存储器装置可以是磁性ram(mram)。
43.行解码器120可以通过多条字线连接到存储器单元阵列110，并且响应于通过解码地址addr而生成的行地址，行解码器120可以激活多条字线中的所选择的字线。在此，短语"所选择的字线"可以表示多条字线中的连接到所选择的存储器单元的字线。
44.响应于行地址，行解码器120可以控制施加到多条字线中的所选择的字线的电压，或者可以控制所选择的字线的连接关系。行解码器120可以包括多个晶体管，并且至少一个晶体管可以连接到多条字线中的每一条。可以根据多个晶体管中的每一个的导通或截止操作来激活所选择的字线以用于写/读操作。
45.列解码器130可以通过多条位线连接到存储器单元阵列110，并且响应于通过解码地址addr而生成的列地址，列解码器130可以激活多条位线中的所选择的位线。在此，短语"所选择的位线"可以表示多条位线中的连接到所选择的存储器单元的位线。
46.响应于列地址，列解码器130可以控制施加到多条位线中的所选择的位线的电压，或者可以控制所选择的位线的连接关系。列解码器130可以包括多个晶体管，并且至少一个晶体管可以连接到多条字线中的每一条。可以根据多个晶体管中的每一个的导通或截止操作来激活所选择的位线以用于写/读操作。
47.根据实施例，如将在下文中更详细地解释的，行解码器120可以施加非选择电压，使得被布置在所选择的字线附近的边缘字线不被浮置，并且列解码器130可以施加非选择电压，使得被布置在所选择的位线附近的边缘位线不被浮置。根据实施例的存储器装置100可以使边缘字线或边缘位线不被浮置，因此可以去除所选择的字线与边缘字线之间或者所选择的位线与边缘位线之间的耦合电容，从而减少相邻字线或位线之间的干扰现象。根据实施例，施加到边缘字线或边缘位线的非选择电压可以基于它们的位置而变化。
48.图2是示出根据实施例的图1的存储器系统10的存储器装置100的框图。
49.参照图2，存储器装置100可以包括存储器单元阵列110、行解码器120、列解码器130、电压发生器150、控制逻辑140和写/读电路160。
50.存储器单元阵列110可以连接到多条第一信号线和多条第二信号线。此外，存储器单元阵列110可以包括分别设置在由多条第一信号线和多条第二信号线的交叉限定的多个区域中的多个存储器单元(未示出)。在下文中，下面将描述多条第一信号线是多条字线wl并且多条第二信号线是多条位线bl的示例。
51.控制逻辑140可控制存储器装置100的各种元件，由此执行存储器操作，例如数据写操作和数据读操作。例如，控制逻辑140可以根据各自从存储器控制器(图1的200)接收的命令cmd、地址addr和控制信号ctrl，输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的各种控制信号。
52.从控制逻辑140输出的各种控制信号可以被提供给写/读电路160、电压发生器150、行解码器120和列解码器130。详细地，控制逻辑140可以向写/读电路160提供操作选择
信号ctrl_op，并且可以向电压发生器150提供电压控制信号ctrl_vol。此外，控制逻辑140可以解码地址addr以将行地址x_addr提供给行解码器120以及将列地址y_addr提供给列解码器130。
53.在实施例中，在执行读操作时，控制逻辑140可以控制行解码器120和列解码器130的字线选择操作和位线选择操作以及写/读电路160的感测操作，以从所选择的存储器单元读取数据，并且可以控制电压发生器150，使得提供给行解码器120、列解码器130和写/读电路160的电压具有预定的电压电平。
54.电压发生器150可以根据电压控制信号ctrl_vol产生用于对存储器单元阵列110执行写操作、读操作和擦除操作的各种电压。详细地，电压发生器150可产生用于驱动多条字线wl的多个第一驱动电压v
wl
，以及用于驱动多条位线bl的多个第二驱动电压v
bl
。例如，在执行读操作时，电压发生器150可产生与包括在行解码器120中的晶体管相对应的第一预充电电压、放电电压以及导通或截止电压作为第一驱动电压v
wl
，并可产生与列解码器130的晶体管相对应的第二预充电电压、箝位电压以及导通或截止电压作为第二驱动电压v
bl
。此外，电压发生器150可以产生提供给写/读电路160的各种电压(例如，置位电压或复位写电压、参考电压等)。
55.写/读电路160可选择性地连接到位线bl和/或字线wl，并且可将写电流提供到所选择的存储器单元，由此将待被存储的数据data编程到存储器单元阵列110中。此外，写/读电路160可选择性地连接到位线bl和/或字线wl，并且可以读取被写入在所选择的存储器单元中的数据。例如，写/读电路160可以检测来自连接到所选择的存储器单元的字线wl的电压，并且可以放大所检测到的电压以输出所读取的数据data。
56.行解码器120可以包括边界晶体管bt_r。包括在行解码器120中的边界晶体管bt_r可以连接到与所选择的字线wl相邻设置的边缘字线。基于施加到所选择的字线wl的选择电压，边界晶体管bt_r可以将边缘字线偏置到非选择电压。
57.列解码器130可包括边界晶体管bt_c。包括在列解码器130中的边界晶体管bt_c可以连接到与所选择的位线bl相邻设置的边缘位线。基于施加到所选择的位线bl的选择电压，边界晶体管bt_c可以将边缘位线偏置到非选择电压。
58.包括在行解码器120中的边界晶体管bt_r可执行与包括在列解码器130中的边界晶体管bt_c实质相同或相似的操作。在下文中，可以理解，对包括在行解码器120中的边界晶体管bt_r的操作的描述可以类似地应用于包括在列解码器130中的边界晶体管bt_c的操作。
59.在对存储器单元阵列110执行的读操作中，可以向所选择的字线和所选择的位线中的每一个提供读电压，并且例如，可以向所选择的字线和所选择的位线分别施加第一预充电电压和第二预充电电压，使得所选择的字线和所选择的位线之间的电压差对应于设定值。此外，在完成对所选择的字线和所选择的位线的预充电操作之后，从所选择的字线和所选择的位线中的至少一个检测到的电压电平可以基于所选择的存储器单元的编程状态(例如，置位状态或复位状态)而变化。
60.在实施例中，在通过使用从所选择的字线检测到的电压执行感测数据的操作的情况下，从所选择的字线检测到的电压电平可以基于所选择的存储器单元的编程状态而变化。例如，当从所选择的字线检测到的电压的电平高于参考电平时，基于所选择的存储器单
元的置位状态，数据“0”可以被感测，而当从所选择的字线检测到的电压的电平低于参考电平时，基于所选择的存储器单元的复位状态，数据“1”可以被感测。在另一实施例中，存储器装置100可被实施为通过使用从所选择的位线检测到的电压来感测数据。可替换地，存储器装置100可被实施为使得当所选择的存储器单元处于置位状态时数据“1”被感测，并且当所选择的存储器单元处于复位状态时数据“0”被感测。
61.在读操作中，多条字线和多条位线可以各自具有一个或多个电容组件(即，可以存在一个或多个寄生电容器)。例如，多条字线和多条位线可以具有其电容分量、由与其相邻的字线引起的电容分量、由与其连接的存储器单元引起的电容分量、以及由与其连接的外围电路(例如，驱动器电路和感测电路)引起的电容分量。字线和位线中的每一条的电容分量可影响感测裕度和读/写干扰特性。
62.例如，当字线和/或位线的电容相对高时，大量的电流会流过存储器单元并且存储器单元的温度会增加。结果，会发生读/写干扰。此外，在根据字线或位线的电压电平来感测数据的读方法中，当字线或位线的电容低时，感测裕度会减小。
63.边界晶体管bt_r和bt_c可以根据施加到所选择的字线和/或所选择的位线的选择电压，将非选择电压偏压施加到与所选择的字线和/或所选择的位线相邻设置的边缘字线和/或边缘位线。因此，可减小在边缘字线和/或边缘位线中发生的读/写干扰，并且可增大所选择的字线和/或所选择的位线的感测裕度。
64.图3a是示出根据实施例的存储器装置的一部分的示图，并且图3b是示出根据实施例的存储器单元的示图。具体地，图3a和图3b示出了电阻式存储器单元为pram存储器单元的示例。图3a中所示的存储器单元阵列110可对应于一个单元块。
65.参照图3a，存储器装置100可包括存储器单元阵列110、行解码器120和列解码器130。存储器单元阵列110可以在第一方向(例如，x方向)上与行解码器120相邻设置，并且可以在第二方向(例如，y方向)上与列解码器130相邻设置。
66.存储器单元阵列110可以包括具有水平结构的二维(2d)存储器单元阵列，并且可以包括多条字线wl0至wla、多条位线bl0至blb、以及多个存储器单元mc。存储器单元阵列110可以包括多个存储器块。每个存储器块可以包括以行和列布置的多个存储器单元。这里，字线wl的数量、位线bl的数量和存储器单元mc的数量可以根据实施例不同地改变。然而，实施例不限于任何特定数量的字线wl、位线bl和存储器单元mc。此外，在一些实施例中，存储器单元阵列110可以包括三维(3d)存储器单元阵列。
67.参照图3b，在实施例中，多个存储器单元mc中的每一个可以包括可变电阻器r和开关sw。这里，可变电阻器r可以包括可变电阻材料，并且开关sw可以用作选择器。
68.在实施例中，可变电阻器r可以连接在多条位线bl0至blb中的一条和开关sw之间，并且开关sw可以连接在可变电阻器r和多条字线wl0至wla中的一条之间。然而，本公开不限于此，并且开关sw可以连接在多条位线bl0至blb中的一条与可变电阻器r之间，并且可变电阻器r可以连接在开关sw和多条字线wl0至wla中的一条之间。
69.开关sw可以连接在多条字线wl0至wla中的一条和可变电阻器r之间，并且可以根据施加到每个与其连接的字线和位线的电压来控制到可变电阻器r的电流供应。开关sw可以用双向阈值开关(ots)材料来实施。然而，本实施例不限于此，并且在其他实施例中，开关sw可为其他可切换元件，例如单向二极管、双向二极管或晶体管。
70.电压可通过多条字线wl0至wla和多条位线bl0至blb施加到存储器单元mc的可变电阻器r，并且电流可在可变电阻器r中流动。例如，可变电阻器r可以包括在第一状态和第二状态之间可逆地转换的相变材料层。然而，可变电阻器r不限于此，并且可以包括其电阻值基于施加的电压而变化的任意可变电阻器。例如，在所选择的存储器单元mc中，可变电阻器r的电阻可以根据施加到可变电阻器r的电压在第一状态和第二状态之间可逆地转换。
71.基于可变电阻器r的电阻变化，存储器单元mc可以存储数字信息“0”或“1”，并且可以从存储器单元mc擦除数字信息。例如，可以将数据写入处于高电阻状态“0”和低电阻状态“1”的存储器单元mc中。在此，从高电阻状态“0”向低电阻状态“1”进行的写操作可被称为置位操作，并且从低电阻状态“1”向高电阻状态“0”进行的写操作可被称为复位操作。然而，根据实施例的存储器单元mc不限于仅存储高电阻状态“0”和低电阻状态“1”的二进制信息，而是可以存储诸如三元数据的其他类型的数据的电阻状态。
72.可通过选择多条字线wl0到wla和多条位线bl0到blb来寻址任意存储器单元mc，并且可在多条字线wl0到wla与多条位线bl0到blb之间施加特定信号(例如，电压或电流)，由此存储器单元mc可被编程。在实施例中，可以通过多条字线wl0至wla中的所选择的字线来测量电压，因此可读取基于所选择的存储器单元mc的可变电阻器r的电阻值的信息(即，被编程的数据)。
73.如图3b所示，可变电阻器r可以包括作为包括锗(ge)、锑(sb)和碲(te)的化合物(gst、ge-sb-te)的可变电阻器层的相变层11、设置在相变层11上的上电极12、以及设置在相变层11下面的下电极13。
74.上电极12和下电极13可以包括各种金属、金属氧化物和/或金属氮化物中的任何一种。作为示例，上电极12和下电极13可以包括铝(al)、铜(cu)、氮化钛(tin)、氮化钛铝(ti
x
al
y
n
z
)、铱(ir)、铂(pt)、银(ag)、金(au)、多晶硅、钨(w)、钛(ti)、钽(ta)、氮化钽(tan)、氮化钨(wn)、镍(ni)、钴(co)、铬(cr)、锑(sb)、铁(fe)、钼(mo)、钯(pd)等中的一种或多种。此外，上电极12和下电极13可以包括锡(sn)。此外，上电极12和下电极13可以包括锆(zr)、锌(zn)、iro2、stzro3等中的至少一种。
75.相变层11可以包括双极电阻存储器材料或单极电阻存储器材料。双极电阻存储器材料可以根据电流的极性被编程为置位状态或复位状态，并且可以使用钙钛矿基材料。单极电阻存储器材料可以根据具有相同极性的电流而被编程为置位状态或复位状态，并且可以使用诸如nio
x
或tio
x
的过渡金属氧化物。
76.相变层11的gst材料的至少一部分14可在具有相对高的电阻率的非晶状态与具有相对低的电阻率的结晶状态之间被编程。可通过加热gst材料来编程gst材料。可使用加热的量值和持续时间来确定gst材料是被编程为非晶态还是结晶态。高电阻率和低电阻率可以分别被指定为编程值“逻辑0”和“逻辑1”。相反，高电阻率和低电阻率可以分别被指定为编程值“逻辑1”和“逻辑0”。在任一情况下，可通过测量gst材料的电阻率来感测高电阻率或低电阻率。
77.图4a至图4c是示出根据实施例的存储器单元的示图。
78.参照图4a，根据实施例的存储器单元mca可包括可变电阻器r、开关sw以及加热器h。在此，可变电阻器r可被称为可变电阻器或可变电阻材料，并且加热器h可被称为加热电极或加热电极层。
79.在实施例中，可变电阻器r可以连接在开关sw和加热器h之间，并且开关sw和加热器h可以分别连接到位线bl和字线wl。换句话说，开关sw的一端可以连接到位线bl，而其另一端可以连接到可变电阻器r。此外，加热器h的一端可以连接到字线wl，而其另一端可以连接到可变电阻器r。
80.可变电阻器r可以根据施加到其上的电脉冲(例如，编程电流)而变为多个电阻状态中的一个。根据实施例，可变电阻器r可以包括相变材料，其中，该相变材料的结晶状态基于电流量而改变。相变材料可以是各种材料，例如通过混合两种元素而产生的gasb、insb、inse、sb2te3和gete，通过混合三种元素而产生的gesbte(gst)、gasete、insbte、snsb2te4和insbge，以及通过混合四种元素而产生的aginsbte、(gesn)sbte、gesb(sete)和te
81
ge
15
sb2s2。
81.相变材料可以具有电阻相对高的非晶态和电阻相对低的晶态。相变材料的相可以通过基于电流量而出现的焦耳热而改变。此外，可以通过使用相变来写入数据。例如，高电阻状态或复位状态可以被定义为“0”，低电阻状态或置位状态可以被定义为“1”，因此，数据可以被存储在可变电阻器r中。
82.在另一实施例中，可变电阻器r可以包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料，而非相变材料。
83.开关sw可以根据施加到所连接的字线wl的电流或电压来控制向可变电阻器r的电流供应。开关sw可以包括包含硫族化合物的双向阈值开关(ots)。ots可以包括包含砷(as)、锗(ge)、硒(se)、碲(te)、硅(si)、铋(bi)、硫(s)和锑(sb)的材料。特别地，ots可以包括六元素材料，其中se和s被添加到包括ge、si、as和te的化合物中。
84.加热器h可以在正执行数据写操作(例如，复位/置位操作)时加热可变电阻器r。加热器h可以包括导电材料，该导电材料产生的热量足以引起可变电阻器r的相变，而不会与可变电阻器r发生反应。例如，加热器h可以包括碳基导电材料。
85.在实施例中，加热器h可以包括tin、tisin、tialn、tasin、taaln、tan、wsi、wn、tiw、mon、nbn、tibn、zrsin、wsin、wbn、zraln、moaln、tial、tion、tialon、won、taon、碳(c)、sic、sicn、氮化碳(cn)、ticn、tacn、或与它们的组合相对应的难熔金属、或它们的氮化物。
86.参照图4b，根据实施例的存储器单元mcb可以包括可变电阻器ra，并且可变电阻器ra可以连接在位线bl和字线wl之间。存储器单元mcb可根据通过位线bl施加的编程电流来存储数据。此外，可基于通过字线wl施加的读电流读取存储在存储器单元mcb中的数据。
87.参照图4c，根据实施例的存储器单元mcc可以包括可变电阻器rb和双向二极管db。可变电阻器rb可以包括用于存储数据的电阻材料。双向二极管db可以连接在可变电阻器rb和位线bl之间，并且可变电阻器rb可以连接在字线wl和双向二极管db之间。在未选择的电阻式存储器单元中流动的漏电流可被双向二极管db切断。
88.图5是在描述根据实施例的对存储器单元的可变电阻器执行的置位操作和复位写操作时用于参考的曲线图。
89.参照图5，当在结晶温度tx和熔点tm之间的温度下加热可变电阻器(图3b的r)的相变材料一定时间，然后逐渐冷却时，相变材料可以转变(置位)为结晶状态。结晶状态可以被称为置位状态，并且可以是存储数据“0”的状态。另一方面，当在等于或高于熔点tm的温度下加热相变材料一定时间，然后快速冷却时，相变材料可以转变(复位)为非晶状态。非晶状
态可以被称为复位状态，并且可以是存储数据“1”的状态。可以通过向可变电阻器r提供电流来存储数据，并且可以通过测量可变电阻器r的电阻值来读取数据。
90.图6a是示出单层存储器单元的示例性电阻分布的曲线图，并且图6b是示出多层存储器单元的示例性电阻分布的曲线图。
91.参照图6a，横坐标轴表示电阻，纵坐标轴表示存储器单元mc的数量。例如，当存储器单元mc是通过1位编程的单层单元时，存储器单元mc可以具有低电阻状态lrs或高电阻状态hrs。
92.低电阻状态lrs和高电阻状态hrs可各自对应于数据“0”和数据“1”中的一者。在实施例中，电阻水平r可以以数据“0”到数据“1”的顺序增加。也就是说，低电阻状态lrs可对应于数据“0”，并且高电阻状态hrs可对应于数据“1”。
93.将编程电流施加到存储器单元mc以将存储器单元mc从高电阻状态hrs改变到低电阻状态lrs的操作可以被称为置位操作或置位写操作。此外，将编程电流施加到存储器单元mc以将存储器单元mc从低电阻状态lrs改变到高电阻状态hrs的操作可以被称为复位操作或复位写操作。
94.参照图6b，横坐标轴表示电阻，纵坐标轴表示存储器单元mc的数量。例如，当存储器单元mc是通过2位编程的多层单元时，存储器单元mc可具有第一电阻状态rs1、第二电阻状态rs2、第三电阻状态rs3及第四电阻状态rs4中的一个。然而，本发明构思不限于此，并且在其它实施例中，多个存储器单元可以包括存储3位数据的三层单元(tlc)，因此每个存储器单元可以具有八个电阻状态中的一个。在其它实施例中，多个存储器单元可以包括存储4位或更多位数据的存储器单元。
95.第一电阻状态rs1至第四电阻状态rs4中的每一个可对应于数据“00”、数据“01”、数据“10”和数据“11”中的一个。在实施例中，电阻水平r可以按照数据“11”、数据“01”、数据“00”和数据“10”的顺序增加。也就是说，第一电阻状态rs1可对应于数据“11”，第二电阻状态rs2可对应于数据“01”，第三电阻状态rs3可对应于数据“00”，并且第四电阻状态rs4可对应于数据“10”。
96.图7是描述根据实施例的存储器装置100的操作时用于参考的流程图。
97.参照图1和图7，在操作s10中，存储器装置100可以解码存储器控制器200的地址addr以生成列地址(图2的y_addr)。在操作s20中，存储器装置100可确定列地址y_addr是否对应于包括在第一位线组中的第一边缘位线。在此，位线组可以表示连接到一个局部解码器的多条位线，并且边缘位线可以表示位于位线组中的最外侧位置处的位线。这将在下面参照图8详细描述。
98.当第一边缘位线被选择时，在操作s30中，存储器装置100可将非选择电压施加到与第一位线组相邻的第二位线组中包括的第二边缘位线。在此，非选择电压可以表示施加到位线组的未选择的位线的电压，并且在实施例中，非选择电压可以是接地电压。
99.图8是示出根据实施例的列解码器130的框图。
100.参照图8，本实施例的行解码器130包括第一局部解码器131、第二局部解码器132、全局解码器134及边界晶体管(tr)bt。第一局部解码器131可以连接到包括多条位线的第一位线组blg1，并且可以根据列地址(图2的y_addr)激活包括在第一位线组blg1中的多条位线。第二局部解码器132可以连接到包括多条位线的第二位线组blg2，并且可以根据列地址
(图2的y_addr)激活包括在第二位线组blg2中的多条位线。
101.全局解码器134可以通过全局位线组gblb连接到多个局部解码器(例如，第一局部解码器131和第二局部解码器132)，并且基于列地址y_addr，全局解码器134可以将选择电压施加到与连接到第一局部解码器131和第二局部解码器132的多条位线相对应的所选择的位线，并且可以将非选择电压施加到其它位线。
102.在实施例中，第一局部解码器131可根据列地址y_addr来激活第一位线组blg1，并且第二局部解码器132可根据列地址y_addr来激活第二位线组blg2。全局解码器134可以根据列地址y_addr将选择电压施加到位于第一位线组blg1中的最外侧位置处的第一边缘位线ebl1，并且可以将非选择电压施加到包括在第一位线组blg1中的多条位线中除了第一边缘位线ebl1之外的位线。
103.当第一边缘位线ebl1被选择时，边界晶体管bt可以将非选择电压vuns施加到与第一位线组blg1相邻的第二边缘位线ebl2。在实施例中，非选择电压vuns可以具有与施加到第一位线组blg1的未选择的位线的电压相同的电压电平(例如，接地电压)。
104.在图8中，示出了列解码器130包括两个局部解码器(例如，第一局部解码器131和第二局部解码器132)的示例，但是这仅仅是实施例，并且显然本发明构思可以应用于列解码器130包括三个或更多个局部解码器的实施例。
105.此外，在图8中，边界晶体管bt可以根据对第一边缘位线ebl1的选择将非选择电压vuns施加到第二边缘位线ebl2，但是本发明构思不限于此，并且可以理解，实施例可被应用于所有这样的元件，该元件根据对第一边缘位线ebl1的选择将非选择电压vuns施加到第二边缘位线ebl2。
106.图9a和图9b是示出根据实施例的列解码器的电路图。
107.参照图9a，根据实施例的列解码器130a可包括第一局部解码器131a、第二局部解码器132a、全局解码器134a、第一边界晶体管bt1和第二边界晶体管bt2。第一局部解码器131a可以包括多个晶体管et1、et2、dt1和dt2，并且多个晶体管et1、et2、dt1和dt2可以分别连接到第一到第四位线bl0到bl3。第一至第四位线bl0至bl3可以配置第一位线组blg1。
108.第一边缘晶体管et1的一端和第二边缘晶体管et2的一端可以分别连接到各自设置在第一位线组blg1中的最外侧的位置处的第一位线bl0和第四位线bl3。第一边缘晶体管et1的另一端和第二边缘晶体管et2的另一端可以分别连接到第一全局位线gbl0和第四全局位线gbl3。根据实施例，第一边缘晶体管et1的另一端和第二边缘晶体管et2的另一端可以连接到未选择的电源，例如接地节点和电源节点，而非全局位线。
109.此外，第一解码晶体管dt1的一端与第二解码晶体管dt2的一端可分别连接到第二位线bl1与第三位线bl2。第一解码晶体管dt1的另一端和第二解码晶体管dt2的另一端可连接到第二全局位线gbl1和第三全局位线gbl2。
110.在此，与第一位线bl0和第四位线bl3类似，位于一个位线组中的最外侧位置处的位线可称为边缘位线。另外，与边缘位线连接的并且包括在第一局部解码器131a和第二局部解码器132a中的晶体管可以被称为边缘晶体管，并且第一局部解码器131a和第二局部解码器132a的晶体管中除了边缘晶体管之外的晶体管可以被称为解码晶体管(例如，第一解码晶体管dt1和第二解码晶体管dt2)。
111.第一位线组选择信号sel_blg1可以由包括在第一局部解码器131a中的多个晶体
管et1、et2、dt1和dt2接收。包括在第一局部解码器131a中的多个晶体管et1、et2、dt1和dt2可以根据第一位线组选择信号sel_blg1将第一位线组blg1电连接到第一至第四全局位线gbl0至gbl3或从第一至第四全局位线gbl0至gbl3断开电连接。
112.与第一局部解码器131a类似，第二局部解码器132a可以包括多个晶体管，并且可以根据第二位线组选择信号sel_blg2将第二位线组blg2电连接到第一至第四全局位线gbl0至gbl3或将其从第一至第四全局位线gbl0至gbl3断开。在实施例中，第一位线组选择信号sel_blg1和第二位线组选择信号sel_blg2可以包括列地址(图2的y_addr)。
113.全局解码器134a可以包括连接到第一至第四全局位线gbl0至gbl3的多个晶体管(例如，互补金属氧化物半导体(cmos)晶体管)。全局解码器134a中包括的多个晶体管可以根据多个全局位线选择信号sel_gbl0至sel_gbl3分别向第一至第四全局位线gbl0至gbl3施加选择电压vsel或非选择电压vuns。在实施例中，第一到第四全局位线gbl0到gbl3可被包括在列地址y_addr中。
114.第一边界晶体管bt1的一端可连接到第二位线组blg2中的最靠近第一位线组blg1设置的第五位线bl4，而该第一边界晶体管bt1的另一端可连接到第一全局位线gbl0。此外，第一边界晶体管bt1的栅极可以接收第一位线组选择信号sel_blg1。第一边界晶体管bt1可以根据第一位线组选择信号sel_blg1将第五位线bl4电连接到第一全局位线gbl0或从第一全局位线gbl0断开电连接。
115.第二边界晶体管bt2的一端可连接到第一位线组blg1中的最靠近第二位线组blg2设置的第四位线bl3，而该第二边界晶体管bt2的另一端可连接到第四全局位线gbl3。此外，第二边界晶体管bt2的栅极可以接收第二位线组选择信号sel_blg2。第二边界晶体管bt2可以根据第二位线组选择信号sel_blg2将第四位线bl3电连接到第四全局位线gbl3或从第四全局位线gbl3断开电连接。
116.在第四位线bl3被选择的实施例中，第一位线组选择信号sel_blg1可以具有导通(on)状态(例如，逻辑高电平)，并且第二位线组选择信号sel_blg2可以具有截止(off)状态(例如，逻辑低电平)。因此，第一局部解码器131a可以将第一位线组blg1电连接到第一至第四全局位线gbl0至gbl3，并且第二局部解码器132a可以将第二位线组blg2从第一至第四全局位线gbl0至gbl3断开电连接。
117.此外，基于多个全局位线选择信号(例如，第一至第四全局位线选择信号)sel_gbl0至sel_gbl3，全局解码器134a可以将非选择电压vuns施加到第一至第三全局位线gbl0至gbl2，并且可以将选择电压vsel施加到与第四位线bl3连接的第四全局位线gbl3。为此，第一至第三全局位线选择信号sel_gbl0至sel_gbl2可以具有截止状态(例如，逻辑低电平)，并且第四全局位线选择信号sel_gbl3可以具有导通状态(例如，逻辑高电平)。
118.因此，可以将非选择电压vuns施加到分别连接到第一至第三全局位线gbl0至gbl2的第一至第三位线bl0至bl2，并且可以将选择电压vsel施加到连接到第四全局位线gbl3的第四位线bl3。
119.此外，由包括在第二局部解码器132a中的晶体管电断开的第二位线组blg2可处于电浮置状态。基于第一位线组选择信号sel_blg1，第一边界晶体管bt1可以将第一全局位线gbl0电连接到第五位线bl4，并且可以将非选择电压vuns施加到第二位线组blg2中的最靠近第一位线组blg1设置的第五位线bl4。
120.当所选择的位线附近的外围位线处于浮置状态时，可能由于所选择的位线与外围位线之间的寄生电容而发生读干扰。根据实施例，第一边界晶体管bt1可根据第一位线组选择信号sel_blg1施加非选择电压vuns以偏置与所选择的位线(例如bl3)相邻的边缘位线(例如bl4)，从而防止读干扰。
121.在图9a中，示出了四条位线包括在一个位线组blg1或blg2中的示例，但是这仅仅是实施例，并且五条或更多条位线或者三条或更少条位线(例如，8、16、32、64或128条位线)可以包括在一个位线组中。
122.此外，在图9a中，示出了第一边界晶体管bt1连接到第一全局位线gbl0的示例，但这仅仅是一个实施例，并且第一边界晶体管bt1可以连接到对应于边缘位线的第四位线bl3、或第一至第三全局位线gbl0到gbl2之一而非与第二位线组中的与和第一位线组相邻的边缘位线相对应的第五位线bl4连接的第四全局位线gbl3。同样，第二边界晶体管bt2可以连接到全局位线gbl1至gbl3之一而非第一全局位线gbl0。
123.参照图9b，包括在第一局部解码器131b中的多个晶体管可以各自为p型金属氧化物半导体(pmos)晶体管。在这种情况下，第一边界晶体管bt1可以被配置为pmos晶体管。此外，当包括在第二局部解码器132b中的多个晶体管是pmos晶体管时，第二边界晶体管bt2可以被配置为pmos晶体管。
124.图9b的列解码器130b可执行与图9a的列解码器130a的操作相同或相似的操作，但用于包含在图9b的列解码器130b中的各种晶体管的控制信号可具有与图9a的列解码器130a的逻辑电平相反的逻辑电平。图10是示出根据实施例的列解码器130c的电路图。详细地，图10示出了多个边界晶体管bt1至bt4连接到不同的全局位线gbl0至gbl3的实施例。与图9a的描述相同或相似的描述被省略。
125.参照图10，列解码器130c可包括第一局部解码器131c、第二局部解码器132c、第三局部解码器133c、全局解码器134c和多个边界晶体管(例如，第一至第四边界晶体管)bt1至bt4。
126.第一边界晶体管bt1的一端可连接到第二位线组blg2中的最靠近第一位线组blg1设置的第五位线bl4，并且该第一边界晶体管bt1的另一端可连接到第一全局位线gbl0。第一边界晶体管bt1可以根据第一位线组选择信号sel_blg1将第五位线bl4电连接到第一全局位线gbl0或从第一全局位线gbl0断开电连接。
127.第二边界晶体管bt2的一端可连接到第一位线组blg1中的最靠近第二位线组blg2设置的第四位线bl3，并且该第二边界晶体管bt2的另一端可连接到第二全局位线gbl1。第二边界晶体管bt2可以根据第二位线组选择信号sel_blg2将第四位线bl3电连接到第二全局位线gbl1或从第二全局位线gbl1断开电连接。
128.第三边界晶体管bt3的一端可连接到第三位线组blg3中的最靠近第二位线组blg2设置的第九位线bl8，并且该第三边界晶体管bt3的另一端可连接到第三全局位线gbl2。第三边界晶体管bt3可以根据第二位线组选择信号sel_blg2将第九位线bl8电连接到第三全局位线gbl2或从第三全局位线gbl2断开电连接。
129.第四边界晶体管bt4的一端可连接到第二位线组blg2中的最靠近第三位线组blg32设置的第八位线bl7，并且该第四边界晶体管bt4的另一端可连接到第四全局位线gbl3。第四边界晶体管bt4可以根据第三位线组选择信号sel_blg3将第八位线bl7电连接到
第四全局位线gbl3或从第四全局位线gbl3断开电连接。
130.根据实施例，多个边界晶体管bt1至bt4可以连接到不同的全局位线gbl0至gbl3。在实施例中，奇数边界晶体管(例如，第一边界晶体管bt1和第三边界晶体管bt3)可连接到奇数全局位线(例如，第一全局位线gbl0和第三全局位线gbl2)，而偶数边界晶体管(例如，第二边界晶体管bt2和第四边界晶体管bt4)可连接到偶数全局位线(例如，第二全局位线gbl1和第四全局位线gbl3)。
131.图11是示出根据实施例的列解码器130d的电路图。详细地，图11示出了边界晶体管bt1和bt2的另一端连接到接地端子的实施例。与图9a的描述相同或相似的描述被省略。
132.参照图11，列解码器130d可包括第一局部解码器131d、第二局部解码器132d、全局解码器134d以及多个边界晶体管(例如，第一边界晶体管和第二边界晶体管)bt1和bt2。第一边界晶体管bt1的一端可连接到第五位线bl4，并且该第一边界晶体管bt1的另一端可连接到接地节点。第一边界晶体管bt1可根据第一位线组选择信号sel_blg1将接地电压gnd施加到第五位线bl4。第二边界晶体管bt2的一端可连接到第四位线bl3，并且该第二边界晶体管bt2的另一端可连接到接地节点。第二边界晶体管bt2可根据第二位线组选择信号sel_blg2将接地电压gnd施加到第四位线bl3。
133.根据实施例，第一边界晶体管bt1和第二边界晶体管bt2的另一端可连接到接地节点，因此，可施加接地电压gnd以偏置与所选择的位线(例如，bl3)相邻的边缘位线(例如，bl4)。
134.图12是示出根据实施例的列解码器130e的电路图。详细地，图12示出了边界晶体管bt1和bt2的另一端连接到第一节点n1或第二节点n2的实施例。与图9a的描述相同或相似的描述被省略。
135.参照图12，列解码器130e可包括第一局部解码器131e、第二局部解码器132e、全局解码器134e以及多个边界晶体管(例如，第一边界晶体管和第二边界晶体管)bt1和bt2。第一边界晶体管bt1的一端可连接到第五位线bl4，并且该第一边界晶体管bt1的另一端可连接到第一节点n1。第一边界晶体管bt1可根据第一位线组选择信号sel_blg1将第五位线bl4电连接到第一节点n1或从第一节点n1断开电连接。第二边界晶体管bt2的一端可连接到第四位线bl3，并且该第二边界晶体管bt2的另一端可连接到第二节点n2。第二边界晶体管bt2可根据第二位线组选择信号sel_blg2将第四位线bl3电连接到第二节点n2或从第二节点n2断开电连接。
136.在实施例中，当第四位线bl3被选择时，可以以非选择电压vuns对第一节点n1预充电，并且基于第一位线组选择信号sel_blg1，第一边界晶体管bt1可以将第一节点n1连接到第五位线bl4以施加非选择电压vuns来偏置第五位线bl4。
137.在实施例中，第一节点n1与第二节点n2可具有非选择电压vuns的电压电平，并且基于第一位线组选择信号sel_blg1，第一边界晶体管bt1可将第一节点n1连接到第五位线bl4以施加非选择电压vuns来偏置第五位线bl4。
138.图13是示出根据实施例的存储器装置100f的框图。详细地，图13示出了多个边界晶体管bt1和bt2中的每一个接收边界选择信号sel_bt1和sel_bt2的实施例。与图8的描述相同或相似的描述被省略。
139.参照图13，存储器装置100f可以包括第一局部解码器131f、第二局部解码器132f、
全局解码器134f、多个边界晶体管(例如，第一边界晶体管和第二边界晶体管)bt1和bt2、以及边界解码器170f。第一局部解码器131f、第二局部解码器132f和全局解码器134f可以与图8的第一局部解码器131、第二局部解码器132和全局解码器134相同或相似，因此省略对它们的详细描述。
140.边界解码器170f可以接收地址addr，并且基于地址addr，边界解码器170f可以向第一边界晶体管bt1输出第一边界选择信号sel_bt1，并且可以向第二边界晶体管bt2输出第二边界选择信号sel_bt2。在实施例中，边界解码器170f可以被包括在控制逻辑(图2的140)中。
141.在包括在第一位线组blg1中的第一边缘位线ebl1被选择的实施例中，边界解码器170f可以基于地址addr输出处于导通状态(例如，逻辑高电平)的第一边界选择信号sel_bt1，并且输出处于截止状态(例如，逻辑低电平)的第二边界选择信号sel_bt2。
142.根据第一边界选择信号sel_bt1的导通状态，第一边界晶体管bt1可施加非选择电压vuns以偏置第二位线组blg2中的最靠近第一位线组blg1设置的第二边缘位线bl2。
143.在图13中，示出了边界解码器170f接收地址addr的示例，但是在其他实施例中，边界解码器170f可以从控制逻辑(图2的140)接收列地址(图2的x_addr)，并且可以根据列地址x_addr生成第一边界选择信号sel_bt1和第二边界选择信号sel_bt2。
144.图14是示出根据实施例的列解码器130f的电路图。详细地，图14示出了多个边界晶体管bt1和bt2基于边界选择信号sel_bt1和sel_bt2进行操作的实施例。与图9a的描述相同或相似的描述被省略。
145.参照图13和图14，列解码器130f可包括第一局部解码器131f、第二局部解码器132f、全局解码器134f以及多个边界晶体管(例如，第一边界晶体管和第二边界晶体管)bt1和bt2。第一边界晶体管bt1的一端可以连接到第五位线bl4，并且该第一边界晶体管bt1的另一端可以连接到第一全局位线gbl0。第一边界晶体管bt1可以根据独立于第一位线组选择信号sel_blg1接收的第一边界选择信号sel_bt1将第五位线bl4电连接到第一全局位线gbl0或从第一全局位线gbl0断开电连接。
146.第二边界晶体管bt2的一端可连接到第四位线bl3，并且第二边界晶体管bt2的另一端可连接到第四全局位线gbl3。第二边界晶体管bt2可以根据独立于第二位线组选择信号sel_blg2接收的第二边界选择信号sel_bt2将第四位线bl3电连接到第四全局位线gbl3或从第四全局位线gbl3断开电连接。
147.图15是示出根据实施例的存储器装置100g的框图。详细地，图15示出了多个局部解码器(例如，第一局部解码器131g和第二局部解码器132g)中的每一个包括cmos边缘晶体管的实施例。与图8的描述相同或相似的描述被省略。
148.参照图15，存储器装置100g可以包括第一局部解码器131g、第二局部解码器132g和全局解码器134g。全局解码器134g可以与图8的全局解码器134相同或相似，因此，省略其详细描述。
149.第一局部解码器131g可以包括第一cmos边缘晶体管cet1，并且第二局部解码器132g可以包括第二cmos边缘晶体管cet2。第一cmos边缘晶体管cet1可以连接到第一边缘位线ebl1，并且第二cmos边缘晶体管cet2可以连接到第二边缘位线ebl2。
150.当第一位线组blg1没有被选择时，第一cmos边缘晶体管cet1可以将非选择电压
vuns施加到第一边缘位线ebl1，并且当第二位线组blg2没有被选择时，第二cmos边缘晶体管cet2可以将非选择电压vuns施加到第二边缘位线ebl2。在第一边缘位线ebl1被选择的实施例中，第二cmos边缘晶体管cet2可以将非选择电压vuns施加到第二边缘位线ebl2。
151.图16是示出根据实施例的列解码器130g的电路图。详细地，图16说明包含cmos边缘晶体管的列解码器130g。这里省略与图9a和图15的描述相同或相似的描述以避免重复。
152.参照图16，列解码器130g可包括第一局部解码器131g、第二局部解码器132g和全局解码器134g。全局解码器134g可以与图9a的全局解码器134a相同或相似，因此省略其详细描述。
153.第一局部解码器131g可以包括第一边缘晶体管et1、第二边缘晶体管et2、第一解码晶体管dt1、第二解码晶体管dt2、第三边缘晶体管et3和第四边缘晶体管et4。第一边缘晶体管et1和第二边缘晶体管et2可以配置第一cmos边缘晶体管cet1，并且第三边缘晶体管et3和第四边缘晶体管et4可以配置第二cmos边缘晶体管cet2。
154.第一cmos边缘晶体管cet1可以根据第一位线组选择信号sel_blg1将第一位线bl0连接到第一全局位线gbl0和接地节点之一，并且第二cmos边缘晶体管cet2可以根据第一位线组选择信号sel_blg1将第四位线bl3连接到第四全局位线gbl3和接地节点之一。
155.第二局部解码器132g可以包括第五边缘晶体管et5、第六边缘晶体管et6、第七边缘晶体管et7和第八边缘晶体管et8。第五边缘晶体管et5和第六边缘晶体管et6可以配置第三cmos边缘晶体管cet3，并且第七边缘晶体管et7和第八边缘晶体管et8可以配置第四cmos边缘晶体管cet4。
156.第三cmos边缘晶体管cet3可以根据第二位线组选择信号sel_blg2将第五位线bl4连接到第一全局位线gbl0和接地节点之一，并且第四cmos边缘晶体管cet4可以根据第二位线组选择信号sel_blg2将第八位线bl7连接到第四全局位线gbl3和接地节点之一。
157.在第四位线bl3被选择的实施例中，当第一位线组选择信号sel_blg1处于导通状态(例如，逻辑高电平)时，第一cmos边缘晶体管cet1可以将第一位线bl0连接到第一全局位线gbl0，并且可以通过全局解码器134g将非选择电压vuns(例如，接地电压)施加到第一全局位线gbl0，从而可以将非选择电压vuns施加到第一位线bl0。当第一位线组选择信号sel_blg1处于导通状态(例如，逻辑高电平)时，第二cmos边缘晶体管cet2可以将第四位线bl3连接到第四全局位线gbl3，并且选择电压vsel可以通过全局解码器134g而被施加到第四全局位线gbl3，从而可以将选择电压vsel施加到第四位线bl3。
158.此外，当第二位线组选择信号sel_blg2处于截止状态(例如，逻辑低电平)时，第三cmos边缘晶体管cet3可以将第五位线bl4连接到接地节点，并且非选择电压vuns可被施加到第五位线bl4。当第二位线组选择信号sel_blg2处于截止状态(例如，逻辑低电平)时，第四cmos边缘晶体管cet4可以将第八位线bl7连接到接地节点，并且非选择电压vuns可被施加到第八位线bl7。
159.根据实施例，第一局部解码器131g和第二局部解码器132g可以各自包括cmos边缘晶体管，并且当位线组未被选择时，cmos边缘晶体管可以将边缘位线偏置到非选择电压，从而防止读/写干扰。
160.在图16中，示出了cmos边缘晶体管包括连接到接地节点的pmos晶体管和连接到全局位线的nmos晶体管的示例。然而，这仅仅是一个示例，并且本发明构思可以应用于cmos边
缘晶体管包括连接到接地节点或非选择电压源节点的pmos晶体管和连接到全局位线的nmos晶体管的实施例。
161.图17a和图17b是在描述根据实施例的局部解码器时用于参考的示图。特别地，图17a和图17b在描述图16的第一局部解码器131g的示例时用于参考。
162.参照图17a，根据实施例的第一局部解码器131g可以包括第一边缘晶体管et1、第二边缘晶体管et2、第一解码晶体管dt1、第二解码晶体管dt2、第三边缘晶体管et3和第四边缘晶体管et4。第一边缘晶体管et1的栅极和第二边缘晶体管et2的栅极可以连接到公共节点，用于配置连接到位线bl0的第一cmos边缘晶体管cet1，并且第三边缘晶体管et3的栅极和第四边缘晶体管et4的栅极可以连接到另一公共节点，用于配置连接到位线bl3的第二cmos边缘晶体管cet2。在这个示例中，第一解码晶体管dt1被选通到位线bl1，并且第二解码晶体管dt2被选通到位线bl2。
163.参照图17b，第一边缘晶体管et1的有源区域可以通过第一通孔v1、第一金属层ml1、第二通孔v2、第二金属层ml2、第三通孔v3、第三金属层ml3和第四通孔v4连接到第一位线bl0。根据实施例，第二边缘晶体管et2的有源区域可以与第一边缘晶体管et1共享第一通孔v1、第一金属层ml1、第二通孔v2、第二金属层ml2和第三通孔v3，并且可以通过单独使用第三金属层ml3和第五通孔v5连接到第一位线bl0。因此，第二边缘晶体管et2可被设置在其中设置有单元cl和字线wl的单元区域area_c下方。
164.图18是示出根据实施例的存储器装置被应用于固态驱动器(ssd)系统的示例的框图。
165.参照图18，根据实施例的ssd系统1000可以包括主机1100和ssd 1200。ssd 1200可通过信号连接器将信号(sgl)传输到主机1100及从主机1100接收信号(sgl)，并且可通过电源连接器供应电力(pwr)。ssd 1200可以包括ssd控制器1210、辅助电源1220、以及多个非易失性存储器装置1230、1240和1250。多个非易失性存储器装置1230、1240和1250中的至少一者可为根据上文所述的一个或更多个实施例的电阻式存储器装置。
166.ssd控制器1210可以通过多个通道ch1至chn连接到多个非易失性存储器装置1230、1240和1250，并且可以将数据存储在多个非易失性存储器装置1230、1240和1250中，或者可以从多个非易失性存储器装置1230、1240和1250中读取数据。
167.尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。