包含多个装置层级上的数据线的存储器装置的制作方法

本申请案大体上涉及存储器装置。

背景技术：

存储器装置广泛用于计算机及许多电子物项中。存储器装置通常具有用以存储信息的许多存储器单元及用以载运信息(以信号形式)往返存储器单元的数据线(例如，位线)。数据线通常一个接一个地形成在存储器装置的单层级(例如，层)中。随着针对给定装置大小对存储器单元密度需求的增加，数据线的数目也可增加，以适应增加的存储器单元容量。在一些应用中，可期望较小的装置大小，从而导致相邻数据线之间的距离减小。给定区域的数据线的数目的增加或相邻数据线之间的距离的减少可导致相邻数据线之间的不良耦合电容也增加。不良耦合电容的增加可使装置性能降级。

技术实现要素：

在一个方面中，本申请案提供一种设备，其包括：第一存储器单元串的第一柱；第二存储器单元串的第二柱；第一导电结构，其沿第一方向延伸，所述第一导电结构定位在所述第一柱上方且与其电接触；第二导电结构，其沿所述第一方向延伸，所述第二导电结构定位在所述第二柱上方且与其电接触；选择栅极，其耦合到所述第一及第二存储器单元串；第一数据线，其定位在所述设备的第一层级上并沿第二方向延伸，所述第一数据线定位在所述第一导电结构上方且与所述第一导电结构电接触；及第二数据线，其定位在所述设备的第二层级上并沿所述第二方向延伸，所述第二数据线定位在所述第二导电结构上方且与所述第二导电结构电接触。

在另一方面中，本申请案提供一种设备，其包括：第一数据线，其定位在存储器装置的第一层级上；第二数据线，其定位在所述存储器装置的第二层级上；第一存储器单元串，所述第一存储器单元串中的每一个耦合到所述第一数据线及所述第二数据线中的相应数据线；第二存储器单元串，所述第二存储器单元串中的每一个耦合到所述第一数据线及所述第二数据线中的相应数据案；第一选择栅极，其耦合到所述第一存储器单元串；第二选择栅极，其耦合到所述第二存储器单元串且与所述第一选择栅极电分离；及存取线，其由所述第一存储器单元串及所述第二存储器单元串共享。

在另一方面中，本申请案提供一种方法，其包括：在存储器装置的第一存储器单元串的第一柱上方形成导电结构并使其与所述第一柱中的相应柱电接触，所述第一存储器单元串包含定位在所述存储器装置的不同层级上的存储器单元；在形成第一导电结构之后在所述存储器装置的第二存储器单元串的第二柱上方形成第二导电结构，使得所述第二导电结构与所述第二柱中的相应柱电接触，所述第二存储器单元串包含定位在所述存储器装置的所述不同层级上的存储器单元；在所述存储器装置的第一层级上形成第一数据线，并使其与所述第一导电结构中的所述相应导电结构电接触；及在所述存储器装置的第二层级上形成第二数据线，并使其与所述第二导电结构中的相应导电结构电接触。

附图说明

图1根据本文中所描述的一些实施例展示呈包含数据线的存储器装置形式的设备的框图。

图2根据本文中所描述的一些实施例展示包含存储器阵列(例如，存储器单元区域)及数据线的存储器装置的一部分的示意图。

图3根据本文中所描述的一些实施例展示图2的存储器装置的结构的俯视图。

图4根据本文中所描述的一些实施例展示包含定位在(例如，形成在)存储器装置的多个层级上的数据线的图3的结构存储器装置的一部分的等距视图(例如，透视图)。

图5根据本文中所描述的一些实施例展示沿着线5-5的图3的存储器装置的结构的侧视图(例如，横截面视图)。

图6根据本文中所描述的一些实施例展示沿着线6-6的图3的存储器装置的结构的侧视图(例如，横截面视图)。

图7a根据本文中所描述的一些实施例展示包含具有柱的存储器单元串的结构的图3的存储器装置的结构的一部分的侧视图(例如，相对于x-z方向的横截面)。

图7b展示沿着图7a的线7b-7b的柱的一部分的俯视图(例如，相对于x-y平面的横截面)。

图7c展示沿着图7a的线7c-7c的柱的一部分的俯视图(例如，相对于x-y平面的横截面)。

图8根据本文中所描述的一些实施例展示可为图2到图7c中所展示的存储器装置的变化形式的存储器装置的部分的结构的侧视图(例如，横截面视图)。

图9a根据本文中所描述的一些实施例展示包含具有两个存储器单元串及柱的结构的图8的存储器装置的结构的另一部分的侧视图(例如，相对于x-z方向的横截面)。

图9b展示沿着图9a的线9b-9b的柱的一部分的俯视图(例如，相对于x-y平面的横截面)。

图9c展示沿着图9a的线9c-9c的柱的一部分的俯视图(例如，相对于x-y平面的横截面)。

图10根据本文中所描述的一些实施例展示具有可为图2到图7c中所展示存储器装置的数据线的变化形式的数据线的存储器装置的结构的一部分的等距视图(例如，透视图)。

图11根据本文中所描述的一些实施例展示图10的存储器装置的结构的侧视图(例如横截面视图)。

图12根据本文中所描述的一些实施例展示可为图11的存储器装置的变化形式的存储器装置的结构的侧视图(例如，横截面视图)。

图13根据本文中所描述的一些实施例展示包含存储器单元串的多行柱的及数据线的存储器装置的结构的俯视图。

图14根据本文中所描述的一些实施例展示沿着图13的线13-13的存储器的结构的侧视图(例如，横截面视图)。

图15为根据本文中所描述的一些实施例展示在存储器装置的不同层级(多个物理层级)中形成数据线的工艺的流程图。

具体实施方式

本文中所描述的技术包含具有形成在存储器装置的多个层级中的数据线的存储器装置。本文中所描述的数据线的结构及形成可针对数据线的数目的增加或针对相邻数据线之间的距离的减少保持相邻数据线之间的耦合电容处于可接受值。这可维持或改进本文中所描述的存储器装置的性能。下文将参考图1到图15详细地论述所描述技术的其它改进及益处。

图1根据本文中所描述的一些实施例展示呈包含数据线170的存储器装置100形式的设备的框图。存储器装置100可包含含有存储器单元110的存储器阵列(或多个存储器阵列)101。在存储器装置100的物理结构中，存储器单元110可垂直布置在存储器装置100的衬底(例如，半导体衬底)上方(例如，彼此上下堆叠)。存储器单元110可包含浮动栅极存储器单元、电荷俘获存储器单元或其它类型的存储器单元。存储器单元110可包含非易失性存储器单元。

存储器装置100可包含存取线150，其包含存储器装置100的字线。存取线150可载运信号(例如，字线信号)wl0到wlm。存储器装置100可使用存取线150选择性地存取存储器单元110。

数据线170可包含存储器装置100的本地数据线(例如本地位线)。数据线170可载运信号(例如，位线信号)bl0到bln。存储器装置100可使用数据线170与存储器单元110交换信息(例如，数据)。

存储器装置100可包含地址寄存器107，用以在线(例如，地址线)103上接收地址信息(例如，地址信号)addr。存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路系统108及列存取电路系统109(例如，存储器装置100的解码器电路系统的一部分)。基于经解码地址信息，存储器装置100可确定在存储器操作期间将存取哪些存储器单元110。存储器装置100可执行读取操作以读取(例如，感知)存储器单元110中的信息(例如，先前存储的信息)，或执行写入(例如，编程)操作以将信息存储(例如，编程)在存储器单元110中。存储器装置100可使用与信号bl0到bln相关联的数据线170来提供待存储在存储器单元110中的信息，或获得从存储器单元110读取(例如，感测)的信息。存储器装置100还可执行擦除操作以擦除来自存储器单元110的一些或全部的信息。

存储器装置100可包含控制单元118，所述控制单元可经配置(例如，可包含组件)以基于线104上的控制信号控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号ce#、写入启用信号we#)，以指示存储器装置100可执行哪种存储器操作(例如读取、写入或擦除操作)。控制单元118可包含组件，例如固件、硬件或软件，或固件、硬件及软件的任何组合，以控制存储器装置100的存储器操作。外部装置可在线104上提供命令，以致使存储器装置100执行存储器操作(例如，读取、写入或擦除操作)。外部装置包含处理器、存储器控制器、其它类型的外部装置。

存储器装置100可包含缓冲电路系统120，所述缓冲器电路系统可包含感测放大器及页面缓冲电路(例如，数据锁存器)及其它电路组件。缓冲电路系统120可对来自列存取电路系统109的信号bl_sel0到bl_seln做出响应。缓冲电路系统120可经配置以确定(例如，通过感测)从存储器单元110读取(例如，在读取操作期间)的信息的值，并向线(例如，全局数据线)175提供信息的值。缓冲电路系统120还可经配置以使用线175上的信号来基于(例如，在写入操作期间)线175上的信号的值(例如，电压值)确定待存储(例如，编程)在存储器单元110中(例如，在写入操作期间)的信息的值。

存储器装置100可包含输入/输出(i/o)电路系统117，以在存储器单元110与线(例如，i/o线)105之间交换信息。线105上的信号dq0到dqn可表示从存储器单元110读取或存储在存储器单元110中的信息。线105可包含在含有存储器装置100的封装上的存储器装置100或引脚(或焊料球)内的导电节点。存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105与存储器装置100进行通信。

存储器装置100可接收供应电压，包含供应电压vcc及vss。供应电压vss可以接地电势(例如，具有大约为零伏的值)操作。供应电压vcc可包含从外部电源(例如电池或交流电到直流(ac-dc)转换器电路系统)供应到存储器装置100的外部电压。

可对存储器单元110中的每一个进行编程，以存储表示最多为单个位的值的信息，或表示多个位(例如，两个、三个、四个或另一数目个位)的值的信息。例如，可对存储器单元110中的每一个进行编程，以存储表示单个位的二进制值“0”或“1”的信息。每单元存储单个位的存储器单元有时被称为单层级单元。在另一实例中，可对存储器单元110中的每个进行编程，以存储表示多个位的值的信息，例如两个位的四个可能值“00”、“01”、“10”及“11”中的一个，三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一个，或另一数目个多个位的其它值中的一个。可存储多个位的存储器单元有时被称为多层级单元(或多状态单元)。

存储器装置100可包含非易失性存储器装置，使得当功率(例如，电压vcc、vss或两者)与存储器装置100断开连接时，存储器单元110可保留存储在其上的信息。例如，存储器装置100可为快闪存储器装置(例如“与非”快闪存储器(例如，3向(3-d)“与非”)或“或非”快闪存储器装置)，或另一种存储器装置(例如可变电阻存储器装置(例如，相变存储器装置或电阻ram(随机存取存储器)装置))。所属领域的技术人员可认识到，存储器装置100可包含其它组件，其中几个组件未在图1中展示，以便不模糊本文中所描述的实例实施例。

存储器装置100的至少一部分可包含与下文参考图2到图15所描述的任何存储器装置的结构类似(或与其相同)的结构。

图2根据本文中所描述的一些实施例展示200包含存储器阵列(例如，存储器单元区域)201及数据线271、272、273、274、275及276(271到276)的存储器装置的一部分的示意图。存储器装置200可对应于图2的存储器装置200。例如，存储器阵列201可对应于图1的存储器阵列101。数据线271到276可对应于图1的数据线170。在另一实例中，存储器装置200可包含可对应于图1的控制单元118的控制单元(未展示)。存储器装置200的控制单元可经配置以允许存储器装置200执行读取、写入及擦除操作，以及存储器装置200的其它操作。

图2展示可相对于存储器装置200的结构的物理方向(例如，维度)的x、y及z方向。例如，z方向可为垂直于存储器装置200的衬底(例如，半导体衬底)的方向(例如，相对于所述衬底的垂直方向)。z方向垂直于x方向及y方向(例如，z方向垂直于存储器装置200的x-y平面)。

如在图2中所展示，数据线271、272、273、274、275及276可分别载运信号(例如，位线信号)bl1、bl2、bl3、bl4、bl5及bl6。在存储器装置200的物理结构中，数据线271到276可经结构化为导电线且具有沿y方向延伸的相应长度。如下文更详细地描述,存储器装置200的数据线(例如，数据线271到276)可形成在存储器装置200的物理结构中的不同层级(例如，层)上。例如，数据线271、273及275可形成在存储器装置200的一个层级(例如，下部层级)上，且数据线272、274及276可形成在存储器装置200的另一层级(例如，上部层级)上。图2展示存储器装置200包含六个数据线(例如，数据线271到276)的实例。然而，存储器装置200可包含许多数据线(例如，多于六个数据线)。

如在图2中所展示，存储器阵列(例如，存储器单元区域)201可包含存储器单元210、211、212及213，所述存储器单元可包含在(例如，可形成在)存储器装置200的相应存储器单元串231、232、233、234、235及236(231到236)，及存储器单元串231'、232'、233'、234'、235'及236'(231'到236')中。存储器单元串231到236及231'到236'可分别通过导电连接241、242、243、244、245及246(241到246)以及241'、242'、243'、244'、245'及246'(241'到246')耦合到数据线271到276。作为实例，图2展示存储器装置200的十二个存储器单元串。然而，存储器装置200可包含许多存储器单元串(例如，多于十二个存储器单元串)。作为实例，图2展示存储器单元串231到236及231'到236'与数据线271到276之间的特定连接。然而，存储器单元串231到236及231'到236'可以不同连接耦合到数据线271到276。例如，替代耦合到下部及上部数据线两者，存储器单元串231到236可耦合到一组数据线，所述数据线类似于数据线271、273及275(例如，位于存储器装置200的下部物理层级的数据线)，且存储器单元串231'到236'可耦合到另一组数据线，所述数据线类似于数据线272、274及276(例如，位于存储器装置200的上部物理层级的数据线)。

如在图2中所展示，存储器装置200的每一存储器单元串(例如，存储器单元串231)均可具有串联连接存储器单元(例如，四个串联连接存储器单元)，其中串联连接存储器单元可包含存储器单元210中的一个、存储器单元211中的一个、存储器单元212中的一个及存储器单元213中的一个。在存储器装置200的物理结构中，存储器单元串231到236及231'到236'中的每一个均可沿从存储器装置200的衬底向外的方向(例如，z方向)形成(例如垂直地形成)。在存储器装置200的物理结构中，存储器单元210、211、212及213可沿存储器装置200的z方向形成(例如，垂直地形成)在不同层级(例如，四个不同层)且在存储器装置200的数据线(例如，数据线271到276)的结构下方。图2展示每一存储器单元串中的四个存储器单元的实例(例如，存储器单元串231中的存储器单元210、211、212及213)。然而，存储器装置200的每一存储器单元串中的存储器单元的数目可变化。

如图2中所展示，存储器装置200可包含控制栅极250、251、252及253，所述控制栅极可载运对应信号(例如，字线信号)wl0、wl1、wl2及wl3。控制栅极250、251、252及253可包含存储器装置200的存取线(其可包含字线)(或可为其一部分)。控制栅极250、251、252及253中的每一个可为位于存储器装置200的单层级中的导电材料(例如，导电材料层)的结构(例如，层级)的一部分。存储器装置200可使用信号wl0、wl1、wl2及wl3来分别控制在存储器操作(例如，读取、写入或擦除操作)期间对存储器单元210、211、212及213的存取。例如，在读取操作期间，存储器装置200可使用信号wl0、wl1、wl2及wl3来控制对存储器单元210、211、212及213的存取，以读取(例如，感测)来自存储器单元210、211、212及213的信息(例如，先前所存储信息)。在另一实例中，在写入操作期间，存储器装置200可使用信号wl0、wl1、wl2及wl3来控制对存储器单元210、211、212及213的存取，以将信息存储在存储器单元210、211、212及213中。

如在图2中所展示，不同存储器单元串中的存储器单元可共享相同的控制栅极(例如，共享相同的物理控制栅极)。例如，存储器单元210可共享控制栅极250，存储器单元211可共享控制栅极251，存储器单元212可共享控制栅极252，且存储器单元213可共享控制栅极253。

作为实例，图2展示存储器装置200的四个控制栅极(例如，控制栅极250、251、252及253)。存储器装置200的控制栅极的数目可变化(例如，可超过四个)。

如在图2中所展示，存储器装置200可包含可载运信号(例如，源极线信号)src的线(例如，源极线或源极板)298。线298可经结构化为存储器装置200的导电线或电导板。线298可为共用导电线(例如，共用源极线或共用源极板)。线298可耦合到存储器装置200的接地连接。

存储器装置200可包含选择栅极(例如，漏极选择栅极)281及282。选择栅极281及282可分别载运信号(例如，漏极选择栅极信号)sgd1及sgd2。选择栅极281及282彼此电分离。选择栅极281可耦合到存储器单元串231到236。选择栅极282可耦合到存储器单元串231'到236'。

存储器装置200可包含晶体管(例如，漏极选择晶体管)261及262。存储器单元串231到236中的每一个可包含晶体管261中的一个。存储器单元串231'到236'中的每一个可包含晶体管262中的一个。晶体管261可共享(例如，可耦合到)相同选择栅极281。晶体管262可共享(例如，可耦合到)相同选择栅极282。

晶体管261及262分别可通过信号sgd1及sgd2控制(例如，接通或关断)。在存储器操作(例如，读取或写入操作)期间，晶体管261及晶体管262可一次接通一个(例如，通过一次一个地激活信号sgd1及sgd2)。例如，晶体管261可在存储器装置200的存储器操作(例如，读取或写入操作)期间接通(例如，通过激活信号sgd1)以将存储器单元串231到236分别耦合到数据线271到276。晶体管261可关断(例如，通过去激活信号sgd1)，以将存储器单元串231到236从数据线271到276解耦。在另一实例中，晶体管262可在存储器装置200的存储器操作(例如，读取或写入操作)期间接通(例如，通过激活信号sgd2)，以将存储器单元串231'到-236'分别耦合到数据线271到276。晶体管262可关断(例如，通过去激活信号sgd2)，以将存储器单元串231'到236'从数据线271到276解耦。

存储器装置200可包含选择栅极(例如，源极选择栅极)280。选择栅极280可载运信号(例如，源极选择栅极信号)sgs。选择栅极280可耦合到存储器单元串231到236及231'到236'。

存储器装置200可包含晶体管(例如，源极选择晶体管)260。存储器单元串231到236及231'到236'中的每一个均可包含晶体管262中的一个。晶体管260可共享(例如，可耦合到)相同选择栅极280。晶体管260可通过相同信号(例如sgs信号)进行控制(例如，接通或关断)。在存储器装置200的存储器操作(例如，读取或写入操作)期间，晶体管260可接通(例如，通过激活sgs信号)以将存储器单元串231到236及231'到236'耦合到线298。晶体管260可关断(例如，通过去激活sgs信号)，以将存储器单元串231到236及231'到236'从线298解耦。

存储器装置200包含其它组件，所述组件未在图2中展示，以便不模糊本文中所描述的实例实施例。下文参考图3到图7c描述存储器装置200的结构中的一些。

图3根据本文中所描述的一些实施例展示包含存储器单元串231到236及231'到236'及数据线271到276的位置的图2的存储器装置200的结构的俯视图。为简单起见，存储器装置200的结构的一些元件可从图式中的特定图省略，以便不模糊所述特定图中所描述的元件(或多个元素)的说明。例如，图3到图14省略存储器装置200的元件之间的介电材料(例如，二氧化硅)。此外，从所描述图中展示的元件中的一些省略横截面线(例如，剖面线)。本文中所描述的图式中展示的元件的尺寸(例如，物理结构)并非按比例缩放。

图3展示存储器单元串231到236及231'到236'的实例位置(从俯视图)。然而，存储器单元串231到236及231'到236'的位置可不同于图3中所展示的位置。下文分别参考图5、图6及图7a展示及描述沿着图3中的线5-5、线6-6及线7a-7a的存储器装置200的不同视图(例如，侧视图)。

如在图3中所展示，存储器装置200可包含耦合到相应存储器单元串231到236及231'到236'的柱(下文所描述)的导电触点331、332、333、334、335及336(331到336)及331'、332'、333'、334'、335'及336'(331'到336')。存储器装置200可包含形成在相应数据线271到276下面及相应导电触点331到336及331'到336'上方的导电结构(在图4中展示)。

如在图3中所展示，数据线271到276可具有沿y方向延伸的相应长度，且可定位(例如，形成)在存储器阵列201上方。数据线271到276中的每一个可定位在相应导电结构(在图4、图5及图6中展示)上方(例如，正上方)及在导电触点331到336及331'到336'当中的相应导电触点上方。例如，数据线271可定位在导电触点331及331'上方(例如，正上方)。在另一实例中，数据线272可定位在导电触点332及332'上方(例如，正上方)。

图3还展示选择栅极(例如，漏极选择栅极)281及282的轮廓。如上文所描述，选择栅极281及282彼此电分离。选择栅极281及282中的每一个可沿x方向具有长度。选择栅极281可由存储器单元串231到236共享。例如，选择栅极281跨越存储器单元串231到236的部分。选择栅极281可由存储器单元串231'到236'共享。例如，选择栅极282跨越存储器单元串231'到236'的部分。

图4根据本文中所描述的一些实施例展示包含定位在(例如，形成在)存储器装置200的多个层级461及462上的数据线的图3的结构存储器装置200的一部分的等距视图(例如，透视图)。如在图4中所展示，存储器装置200可沿z方向包含不同层级(例如，物理层)459、460、461及462。存储器装置200的衬底(未展示)定位在层级459下方。如在图4中所展示，数据线271、273及275可定位在(例如，形成在)层级461(例如，定位在相同层级上)。数据线272、274及276可定位在(例如，形成在)层级462上。

数据线271到276可沿x方向并排定位，使得数据线271到276当中的相邻数据线(两个数据线经定位紧邻彼此)可沿x方向彼此分离一距离(例如，间隙)。因此，同一层级(例如，层级461或层级462)上的数据线可沿x方向彼此分离一距离(例如，间隙)。例如，数据线271、273及275可沿x方向并排定位，使得数据线271、273及275可沿x方向彼此分离一距离(例如，间隙)。在另一实例中，数据线272、274及276可沿x方向并排定位，使得数据线272、274及276可沿x方向彼此分离一距离(例如，间隙)。一个层级(例如，层级461)上的两个相邻数据线之间沿x方向的距离(例如，数据线271及273)及另一层级(例如，层级462)上的两个相邻数据线(例如，数据线272及274)之间沿x方向的距离可为相同(例如，相等距离)，或可为不同(例如，不相等距离)。

为简单起见，图4中展示图3中导电触点331到336及331'-336'当中的导电触点(例如，导电触点331到336)中的仅一些。导电触点331到336可定位在(例如，形成在)存储器装置200的相应位置处及相同层级(例如，层级460)上。作为实例，图4展示导电触点331到336的特定形状(例如，圆柱形)。然而，导电触点331到336及331'到336'(图3及图4)可具有不同形状(例如，方形框形状、矩形框形状或其它形状)。

图4中展示图3的存储器单元串231到236及231'到236'当中的存储器单元串(例如，存储器单元串231到236)中的仅一些。存储器单元串231到236可定位在存储器阵列201的相应位置处(例如，形成在其上)。为简单起见，图4省略存储器单元串231到236的细节。存储器单元串231到236可包含具有定位于层级459上的柱触点(用虚线且未标记)的柱(用虚线且未标记)。柱触点定位在相应导电触点331到336下方，且可耦合到相应导电触点331到336(与其电接触)。

如在图4中所展示，存储器装置200可包含导电结构(例如，垂直导电结构)431、432、433、434、435及436(431到436)，所述导电结构分别耦合到数据线271到276及导电触点331到336。为简单起见，图4中未展示其它导电结构(例如，数据线271到276与图3中的相应导电触点331'到336'之间的导电结构)。

在图4中，导电结构431到436中的每一个可包含沿z方向延伸的长度。导电结构431、433及435中的每一个的长度可小于导电结构432、434及436中的每一个的长度。导电结构431到436中的每一个可包含沿z方向延伸的导电材料(例如，可由其形成)。导电材料的实例包含金属、导电掺杂多晶硅或其它导电材料。尽管图4中未展示，但存储器装置200可包含形成在层级459与462之间的介电材料(例如，二氧化硅)。介电材料可在导电结构431到436之前形成。然后，可在介电材料中形成开口(例如，孔(例如，垂直通孔)。导电结构431到436中的每一个的材料可形成(例如，沉积)在开口中的相应开口内部。

如在图4中所展示，导电结构431到436中的每一个可耦合到导电触点331到336当中的相应导电触点(例如，与其电接触)，且耦合到数据线271到276当中的相应数据线(例如，与其电耦合)。例如，导电结构431可包含耦合到(例如，直接接触)导电触点331的端部(例如，底部端部)，及耦合到(例如，直接接触)数据线271的另一端部(例如，顶部端部)。在另一实例中，导电结构432可包含耦合到(例如，直接接触)导电触点332的端部(例如，底部端部)，及耦合到(例如，直接接触)数据线272的另一端部(例如，顶部端部)。图4省略存储器装置200的相应数据线271到276与其它导电触点(例如，图3中所展示的导电触点331'到336)之间的其它导电结构。

在图4中，导电结构431及导电触点331可为导电连接241(图2)的一部分。类似地，导电结构432及导电触点332可为导电连接242的一部分(图2)。导电结构433及导电触点333可为导电连接243的一部分(图2)。导电结构434及导电触点334可为导电连接244的一部分(图2)。导电结构435及导电触点335可为导电连接245的一部分(图2)。导电结构436及导电触点336可为导电连接246的一部分(图2)。

图5根据本文中所描述的一些实施例展示沿着图3的线5-5的图2的存储器装置200的结构的侧视图(例如，横截面视图)。图6根据本文中所描述的一些实施例展示沿着图3的线6-6的图2的存储器装置200的结构的侧视图(例如，横截面视图)。如在图5及图6中所展示，数据线271、273及275可定位在存储器装置200的层级461上(例如，形成在其上)。数据线272、274及276可定位在存储器装置200的另一层级(例如，层级462)上(例如，形成在其上)。

如在图5及图6中所展示，存储器单元串231到236可分别包含柱(例如，垂直柱)541、542、543、544、545及546(541到546)。柱541到546可包含分别定位在存储器装置200的相同层级(例如，层级459)上的柱触点541c到546c。柱541到546可定位在(例如，直接在)相应导电触点331到336下方，以及在相应导电结构431到436下方(例如，正下方)。

导电结构431到436可分别通过柱541到546的导电触点331到336耦合到柱541到546(例如，与其电接触)。因此，如在图5及图6中所展示，数据线271到276可通过相应导电结构431到436及相应导电触点331到336分别耦合到(例如，电耦合到)柱541到546。

如在图3到图6中所展示，存储器单元串231、233、235、231'、233'及和235'可包含耦合到数据线271、273及275的柱的不同行。例如，存储器单元串231、233及235(图4及图5)可包含耦合到数据线271、273和275的一行柱541、543及545(沿x方向)。存储器单元串232、234、236、232'、234'及236'可包含耦合凹数据线272、274及276的柱的不同行。例如，存储器单元串232、234及236(图4及图5)可包含耦合到数据线272、274及276的一行柱542、544及546(沿x方向，紧邻一行柱541、543及545)。

如在图5及图6中所展示，数据线271、273及275以及相应柱触点541c、543c及545c之间的距离(例如，垂直距离)可小于线272、274及276线以及相应柱触点542c、544c及546c之间的距离(例如，垂直距离)。

在存储器装置200的替代结构中，可省略存储器装置200的导电触点(例如，导电触点331到336)。因此，在存储器装置200的替代结构中，导电结构431到436可分别直接耦合到柱541到546(例如，与其直接电接触)。

图7a根据本文中所描述的一些实施例展示包含具有柱541的存储器单元串231的结构的图2及图3的存储器装置200的结构的部分的侧视图(例如，相对于x-z方向的横截面)。图7a展示存储器装置200的一个存储器单元串(例如，存储器单元串231)的结构。然而，存储器装置200的其它存储器单元串(例如，图2的存储器单元串232到236及231'到236')可具有与图7a中所展示的存储器单元串231相似或相同的结构。

在图7a中，数据线271及272、导电结构431及432、导电触点331及332以及柱541及542与图4、图5及图6中所展示的那些相同。如在图7a中所展示，数据线271及272中的每一个可具有沿z方向的厚度及沿x方向的宽度。厚度(沿z方向)及宽度(沿x方向)中的每一个小于长度(沿y方向)。厚度可小于、等于或大于宽度。

如在图7中所展示，数据线271及272分别定位在层级461及462中。层级461及462位于存储器装置200的相对于z方向在存储器阵列201上方的一部分中。存储器阵列201定位在存储器装置200的衬底790上方。如上文参考图2所描述，存储器阵列201为可形成存储器装置200的存储器单元串(其中一个展示为存储器单元串231)的位置。

如在图7a中所展示，柱(例如，垂直柱)541可为存储器单元串231的一部分，且可具有沿z方向延伸(例如，相对于衬底790垂直地延伸)的长度。柱541可延伸穿过存储器单元串231的存储器单元210、211、212及213。柱541可包含导电材料(例如，导电掺杂多晶硅)(例如，可由其形成)。存储器单元210、211、212及213中的每一个均可包含晶体管(例如，存储器单元晶体管)的结构。柱541的一部分可形成每一存储器单元210、211、212及213的晶体管的沟道区域(例如，传导电流)。

柱触点541c可由导电掺杂多晶硅、金属或其它导电材料形成。柱541可包含部分744。柱触点541c及柱541的部分744可包含相同的导电材料或不同的导电材料。

导电结构431、导电触点331及柱541可为数据线271与导电区域798(与信号src相关联)之间的电路路径(例如，存储器单元串231的导电沟道)的一部分。导电区域798可为图2中的线(例如，源极线或源极板)298中的一部分。导电结构431及柱541可具有相同材料或不同材料。导电结构431及柱541可具有相同直径或不同直径。在图7a中，在存储器装置200的存储器操作(例如，读取或写入操作)期间，可通过导电结构431、导电触点331及柱541(其包含柱触点541c及柱541的部分744)在数据线271与导电区域798之间形成电路路径(例如，电流路径)。

存储器装置200的衬底790可包含半导体衬底(例如，硅基衬底)。例如，衬底790可包含p型硅衬底或n型硅衬底。如在图7a中所展示，存储器单元231的存储器单元210、211、212及213可沿着(例如，相邻)柱541的相应部分定位在存储器装置200的不同层级(沿z方向)中。例如，存储器单元210、211、212孔213可分别上下定位(例如，垂直形成)在存储器装置200的层级750、751、752及753中。存储器装置200的其它存储器单元串(例如，图2中的存储器单元串232到236及231'到236')的存储器单元210、211、212及213也可定位于相应的层级750、751、752及753上，作为存储器单元串231的存储器单元210、211、212及213(图7a)。

存储器装置200的控制栅极250、251、252及253可沿着(例如，相邻)柱541的相应部分(沿z方向)定位在存储器单元210、211、212及213定位的相同层级(例如，分别层级750、751、752及753)中。控制栅极250、251、252及253可包含导电材料(或材料)(例如，可由其形成)。控制栅极250、251、252及253的实例材料包含金属、掺杂多晶硅及其它导电材料。

在图7a中，选择栅极(例如，漏极选择栅极)281可具有沿x方向(例如，垂直于数据线271及272的长度(沿y方向)延伸的长度。选择栅极281的材料可包含导电材料(例如，导电掺杂多晶硅、金属、其它导电材料)。

图7a展示一个实例，其中选择栅极(例如，源极选择栅极)280可具有与选择栅极281的结构类似(或与其相同)的结构(例如，形状、材料或两者)。然而，选择栅极280可具有类似于控制栅极250、251、252及253中的每一个的结构(或与其相同)的结构(例如，形状、材料或两者)。

如在图7a中所展示，晶体管(例如，源极选择晶体管)260及晶体管(例如，漏极选择晶体管)261可沿z方向沿着(例如，相邻)柱541的相应部分定位。存储器单元串231的存储器单元210、211、212及213可沿着介于晶体管260与261之间的柱541的部分定位。

存储器单元串231可包含形成在柱541的部分744与控制栅极250、251、252及253当中的相应控制栅极之间的材料703、704、705。材料703也可形成在柱541与选择栅极280和281中的每一个之间。定位在特定存储器单元(存储器单元210、211、212及213当中)处的材料703、704及705可为所述特定存储器单元的一部分(例如，存储器元件)。如在图7a中所展示，存储器单元(在存储器单元210、211、212及213当中)的材料703、704及705的组合可(沿z方向)与另一存储器单元(存储器单元210、211、212及213当中)的材料703、704及705的组合分离。

材料703可包含电荷阻挡材料(或多种电荷阻挡材料)，例如，能够阻挡电荷的隧穿的介电材料(例如，氮化硅)。

材料704可包含电荷存储材料(或多种电荷存储材料)，所述电荷存储材料可提供电荷存储功能，以表示存储在存储器单元210、211、212及213中的信息的值。例如，材料704可包含多晶硅(例如，导电掺杂多晶硅)，其可为p型多晶硅或n型多晶硅。多晶硅可经配置以操作作为存储器单元(例如，存储器单元210、211、212或213)中的浮动栅极(例如，用以存储电荷)。在另一实例中，材料704可包含介电材料(例如，氮化硅基材料或其它介电材料)，所述介电材料可俘获存储器单元(例如，存储器单元210、211、212或213)中的电荷。

材料705可包含能够允许电荷(例如电子)的隧穿的隧道介电材料(或隧道介电材料)，例如，二氧化硅。

如在图7a中所展示，存储器装置200可包含定位(例如，形成)在存储器阵列201下方(例如，定位在存储器单元串231的正下方)的电路系统795。电路系统795可包含耦合到存储器装置200的其它电路元件(例如，耦合到数据线271到276)的电路元件(例如，晶体管t)。电路系统795的电路元件(例如，晶体管t)可经配置为执行存储器装置(例如，存储器装置200)的功能的一部分。例如，电路系统795可包含解码器电路、驱动器电路、缓冲器(例如，页缓冲器)、感测放大器、电荷泵及存储器装置200的其它电路系统。在存储器装置200的替代结构中，电路系统795可定位(例如，形成)在存储器阵列201上方(而不是在存储器阵列201下方)。例如，在存储器装置200的替代结构中，电路系统795可定位在存储器阵列201上方且在数据线271及272下方(例如，电路系统795沿z方向定位在存储器阵列201的数据线271与272之间)。在另一实例中，在存储器装置200的替代结构中，电路系统795可定位在存储器阵列201上方及数据线271及272上方(例如，数据线271及272沿z方向定位在电路系统795与存储器阵列201之间)。

图7b及图7c分别展示沿着7b-7b及7c-7c的柱541的不同视图。图7b展示沿着图7a的线7b-7b的柱541的部分744的俯视图(例如，相对于x-y平面的横截面)。图7c展示沿着图7a的线7c-7c的柱541的柱触点740的俯视图(例如，相对于x-y平面的横截面)。

如在图7b中所展示，部分744可包含由材料744a环绕的材料744a及材料744b。材料744a可为(或可包含)柱541的导电结构(例如，导电沟道)的一部分。材料744b可包含介电材料。在柱541的替代结构中，可从柱541省略材料744b，使得柱541的整个部分744可包含材料744a(无材料744b)。

如在图7c中所展示，柱触点740的形状(例如，从俯视图)可为相对圆形。类似地，在图7c中，部分744的形状(例如，在俯视图中)可为相对圆形。存储器装置200的其它存储器单元串(在图2中展示)的其它柱触点可具有与柱触点740的形状相似的形状。

图8根据本文中所描述的一些实施例展示可为图2到图7c中所展示的存储器装置200的变化形式的存储器装置800的部分的结构的侧视图(例如，横截面视图)。存储器装置800可包含与存储器装置200的元件相似(或与其相同)的元件。因此，为了简单起见，存储器装置200与800之间的相似及相同元件被赋予相同的标签，且不重复其描述。

存储器装置800(图8)及存储器装置200(例如，图5及图6)之间的差异包含从图8中的存储器装置800省略导电触点331到336。因此，如在图8中所展示，导电结构431到436可分别直接耦合到柱541到546的柱触点541c到546c。

图9a根据本文中所描述的一些实施例展示包含存储器单元串231及柱541的结构的图8的存储器装置800的结构的另一部分的侧视图(例如，相对于x-z方向的横截面)。存储器装置800(图8)与存储器装置200(例如，图7a)之间的差异包含从存储器装置800省略导电触点(例如，导电触点331及332)。因此，如在图9中所展示，导电结构431可直接耦合到柱触点541c。类似地，存储器装置800的导电结构432及其它导电结构(未展示)可直接耦合到存储器装置800相应柱的相应柱触点。

图10根据本文中所描述的一些实施例展示具有可为图2到图7c中所展示的存储器装置200的数据线271到276的变化形式的数据线271到276的存储器装置1000的结构的一部分的等距视图(例如，透视图)。存储器装置1000可包含与存储器装置200的元件相似(或与其相同)的元件。因此，为了简单起见，存储器装置200与1000之间的相似及相同元件被赋予相同的标签，且不重复其描述。存储器装置200与1000之间的差异包含图10中存储器装置1000的数据线271到276的形状。如在图10中所展示，数据线271到276中的每一个可包含厚度(沿z方向)及大于厚度的宽度(沿x方向)。

图11根据本文中所描述的一些实施例展示图10的存储器装置1000的结构的侧视图(例如，横截面视图)。图11展示数据线271、273及275重叠(在x方向)数据线272、274及276的实例。然而，在存储器装置1000的替代结构中，数据线271、273及275可不重叠(例如，x方向)数据线272、274及276。

图12根据本文中所描述的一些实施例展示可为图11的存储器装置1000的变化形式的存储器装置1200的结构的侧视图(例如，横截面视图)。存储器装置1000(图10)及存储器装置1200之间的差异包含从图12中的存储器装置1200省略导电触点331到336。因此，如在图12中所展示，导电结构431到436可分别直接耦合到存储器装置1200的柱541到546的柱触点541到546c。

图13根据本文中所描述的一些实施例展示包含存储器单元串231到236及231'到236'的多行柱及数据线271到276及1371'到1376'的存储器装置1300的结构的俯视图。图14根据本文中所描述的一些实施例展示沿着图13的线14-14的图13的存储器装置1300的结构的侧视图(例如，横截面视图)。存储器装置1300(图13及图14)可为图2到图7c中所示出的存储器装置200的变化形式。因此，为了简单起见，存储器装置200与1300之间的相似及相同元件被赋予相同的标签，且不重复其描述。存储器装置200及1300之间的差异包含图13中的数据线1371到1376及1371'到1376'的形成(例如，布置)，以及存储器单元串231到236及231'到236'的形成(例如，布置)。

如在图13中所展示，与信号sgd1相关联的选择栅极(例如，源极选择栅极)281可耦合到存储器单元串231到236。与信号sgd2相关联的选择栅极(例如，源极选择栅极)282可耦合到存储器单元串231'到236'。

如在图13及图14中所展示，数据线1371到1376可定位在存储器装置1300的层级461上。数据线1371到1376可分别载运bl1、bl2、bl3、bl4、bl5及bl6信号(例如，位线信号)。数据线1371'到1376'可定位在存储器装置1300的层级462(其在层级461面)上。数据线1371'到1376'可分别载运信号(例如，位线信号)bl1'、bl2'、bl3'、bl4'、bl5'及bl6'。

数据线1371到1376可包含一组数据线1371、1373及1375，以及与所述组数据线1371、1373及1375交错的一组数据线1372、1374及1376。存储器单元串231到236可包含一行柱1351、1353及1355以及一行柱线1352、1354及1356(紧邻(例如，相邻)所述行柱1351、1353及1355)。所述行柱1351、1353及1355可分别耦合到数据线1371、1373及1375。所述行柱1352、1354及1356可分别耦合到数据线1372、1374及1376。

数据线1371'到1376'可包含一组数据线1371'、1373'及1375'，以及与所述组数据线1371'、1373'及1375'交错的一组数据线1372'、1374'及1376'。存储器单元串231'到236'可包含一行柱1351'、1353'及1355'以及一行柱线1352'、1354'及1356'(紧邻(例如，相邻)所述行柱1351'、1353'及1355')。所述行柱1351'、1353'及1355'可分别耦合到数据线1371'、1373'及1375'。所述行柱1352'、1354'及1356'可分别耦合到数据线1372'、1374'及1376'。

存储器装置1300可包含导电结构1341到1346及1341'到1346'，以及导电触点1331到1336及1331'到1336'。导电结构1341到1346可分别耦合到数据线1371到1376，且分别耦合到导电触点1331到1336。导电结构1341'到1346'可分别耦合到数据线1371'到1376'且分别耦合到导电触点1331'到1336'。

导电触点1331到1336可分别耦合到柱1351到1356的柱触点1351c到1356c。导电触点1331'到1336'可分别耦合到柱1351'到1356'的柱触点1351c'到1356c'。

在存储器装置1300的替代结构中，可省略导电触点1331到1336及1331'到1336'。因此，在存储器装置1300的替代结构中，导电结构1341到1346可分别直接耦合柱触点1351c到1356c。在存储器装置1300的替代结构中，导电结构1341'到-1346'可分别直接耦合柱触点1351c'到1356c'。

图15为根据本文中所描述的一些实施例展示在存储器装置的不同层级(多个物理层级)中形成数据线的方法1500的流程图。方法1500可用于形成本文中所描述的存储器装置的至少一部分。例如，方法1500可用于形成存储器装置100、200、800、1000、1200及1300的数据线。如在图15中所展示，方法1500可包含活动1510、1520、1530及1540。

活动1510可包含在存储器装置的第一存储器单元串的第一柱上方形成导电结构并使其与第一柱中的相应柱电接触，第一存储器单元串包含定位在存储器装置的不同层级上的存储器单元。

形成第一导电结构可包含将第一导电材料沉积在第一孔中。在形成导电材料(其形成导电结构)之前，可在第一柱中的相应柱上方形成第一孔。

活动1510中的导电结构可包含导电结构431、433及435(图4及图5)。活动1510中的第一柱及第一存储器单元串可分别包含存储器单元串231、233及235的柱541、543及545(图5)。替代地，活动1510中的导电结构可包含导电结构1341到1346(图13)。替代地，活动1510中的第一柱及第一存储器单元串可分别包含存储器单元串231到236的柱1351到1356(图14)。

图15中的活动1520可包含在形成第一导电结构之后，在存储器装置的第二存储器单元串的第二柱上方形成第二导电结构。第二导电结构可与第二柱中的相应柱进行电接触。

形成第二导电结构可包含将第二导电材料沉积在第二孔中。第二孔可在第一材料沉积在第一孔中之后形成在第二柱中的相应柱上方。

活动1520中的导电结构可包含导电结构432、434及436(图4及图5)。活动1520中的第二柱及第二存储器单元串可分别包含存储器单元串232、234及236的柱542、544及546(图5)。替代地，活动1520中的导电结构可包含导电结构1341'到1346'(图14)。替代地，活动1520中的第二柱及第二存储器单元串可分别包含存储器单元串231'到236'的柱1351'到1356'(图14)。

图15中的活动1530可包含在存储器装置的第一层级上形成第一数据线，并使其与第一导电结构中的相应导电结构电接触(在活动1510中)。第一数据线可为在形成第二导电结构(在活动1520中)之前形成。

活动1530中的第一数据线可包含数据线271、273及275(图3到图6)。替代地，活动1530中的第一数据线可包含数据线1371到1376(图13及图14)。

图15中的活动1540可包含在存储器装置的第二层级上形成第二数据线，并使其与第二导电结构中的相应导电结构电接触(在活动1520中形成)。第二数据线可在形成第二数据线(在活动1520中)之后形成。

活动1540中的第二数据线可包含数据线272、274及276(图3到图6)。替代地，活动1530中的第一数据线可包含数据线1371'到1376'(图13及图14)。

方法1500可包含额外活动(图15中未展示)，以形成耦合到数据线的其它元素(在活动1530及1540中)。例如，方法1500可包含在第一柱上方且在形成第一导电结构之前形成第一导电触点(在活动1510中)。可形成第一导电触点，使得第一导电触点中的相应导电触点可定位在第一导电结构中的相应导电结构与第一柱中的相应柱之间，并接触所述第一导电结构中的相应导电结构及第一柱中的相应柱。

在另一实例中，方法1500可包含在第二柱上且在形成第二导电结构之前形成第二导电触点。可形成第二导电触点，使得第二导电触点中的相应导电触点可定位在第二导电结构中的相应导电结构与第二柱中的相应柱之间，并接触第二导电结构中的相应导电结构及第二柱中的相应柱。

方法1500可包含从方法1500省略的额外活动，以便不模糊图15中展示的活动。例如，方法1500可包含在形成导电触点、导电结构及数据线之前形成存储器单元串(包含形成柱及柱触点)。

在如上文参考图1到图15所描述的存储器装置中提供数据线(例如，数据线271到276、271'到276'、1371到1376及1371'到1376')可允许存储器装置具有如上文所提及改进及益处。例如，本文中所描述的数据线的结构及形成可针对数据线的数目的增加或针对相邻数据线之间的距离的减少保持相邻数据线之间的耦合电容处于可接受值。这可维持或改进本文中所描述的存储器装置的性能。

设备(例如，存储器装置100、200、800、1000、1200及1300)及方法(例如，形成存储器装置的至少一部分的方法(例如，工艺)1500)的说明打算提供对各种实施例的结构的一般理解，而非打算提供可能利用本文中所描述结构的所有元件及特征的完整描述。例如，设备在本文中是指装置(例如，存储器装置100、200、800、1000、1200及1300中的任一者)或包含存储器装置100、200、800、1000、1200及1300中的任一者的装置的系统(例如计算机、蜂巢电话或其它电子系统)。

上文参考图1到图15所描述的组件中的任一者可以多种方式实施，包含经由软件进行仿真。因此，上文所描述的设备(例如，存储器装置100及200或这些存储器装置中的每一者的一部分，包含这些存储器装置中的控制单元，例如控制单元118(图1))可全部在本文中表征为“多个模块”(或“模块”)。此类模块可针对各种实施例的特定实施方案视需要或视情况包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件，以及其组合。例如，此类模块可包含在系统操作模拟程序包中，例如软件电信号模拟程序包、功率使用及范围模拟程序包、电容电感模拟程序包、功率/散热模拟程序包、信号传输接收模拟程序包及/或用于操作或模拟各种潜在实施例操作的软件与硬件的组合。

存储器装置100、200、800、1000、1200及1300可包含在诸如以下各项的设备(例如，电子电路系统)中：高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息交换机以及包含多层、多芯片模块在内的专用模块。此类设备可进一步作为子组件包含在各种其它设备(例如，电子系统)中，例如电视、蜂巢式电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、收音机、视频播放器、音频播放器(例如，mp3(运动图像专家组、音频第3层)播放器)、运载工具、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒，以及其它。

上文参考图1到图15所描述的实施例包含设备及形成设备的方法。所述设备中的一个包含：第一存储器单元串的第一柱；第二存储器单元串的第二柱；第一导电结构，其沿第一方向延伸，所述第一导电结构定位在所述第一柱上方且与其电接触；第二导电结构，其沿所述第一方向延伸，所述第二导电结构定位在所述第二柱上方且与其电接触；选择栅极，其耦合到所述第一及第二存储器单元串；第一数据线，其定位在所述设备的第一层级上且沿第二方向延伸，所述第一数据线定位在所述第一导电结构上方并与所述第一导电结构电接触；及第二数据线，其定位在所述设备的第二层级上，且沿所述第二方向延伸，所述第二数据线定位在所述第二导电结构上方且与所述第二导电结构电接触。描述其它实施例，包含额外设备及方法。

在详细描述及权利要求书中，关于两个或多于两个元件(例如，材料)，一个“在”另一个“上”使用的术语“在...上”意指元件之间(例如，材料之间)的至少某一接触。术语“在...上方”意指元件(例如，材料)非常接近，但可能与一或多个额外中间元件(例如，材料)，使得接触为可能的但不要求。除非另有说明，否则如本文中所使用，“在...上”或“在...上方”均不暗示任何方向性。

在详细描述及权利要求书中，由术语“中的至少一个”连接的物项列表可意指所列举物项的任何组合。例如，如果列举物项a及b，那么短语“a及b中的至少一个”意指仅a；仅b；或a及b。在另一实例中，如果列举物项a、b及c，那么短语“a、b及c中的至少一个”意指仅a；仅b；仅c；a及b(不包含c)；a及c(不包含b)；b及c(不包含a)；或a、b及c的全部。物项a可包含单个元件或多个元件。物项b可包含单个元件或多个元件。物项c可包含单个元件或多个元件。

在详细描述及权利要求书中，由术语“中的一个”连接的物项列表可仅意指所列举物项中的一个。例如，如果列举物项a及b，那么短语“a及b中的一个”意指仅a(不包含b)；仅b(不包含a)。在另一实例中，如果列举物项a、b及c，那么短语“a、b及c中的一个”意指仅a；仅b；或仅c。物项a可包含单个元件或多个元件。物项b可包含单个元件或多个元件。物项c可包含单个元件或多个元件。在详细描述及权利要求书中，由术语“中的至少一个”连接的物项列表可意指所列举物项的任何组合。例如，如果列举物项a及b，那么短语“a及b中的至少一个”意指仅a；仅b；或a及b。在另一实例中，如果列举物项a、b及c，那么短语“a、b及c中的至少一个”可意指仅a；仅b；仅c；a及b(没有c)；a及c(没有b)；b及c(没有a)；或a、b及c。物项a、b及c中的每一个可包含单个元件(例如，电路元件)或多个元件(例如，多个电路元件)。

以上描述及图式说明了本发明的一些实施例，使得所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电、工艺及其它改变。实例仅表示可能的变化。一些实施例的部分及特征可包含在其它实施例的那些部分及特征中或替代其它实施例的那些部分及特征。在阅读并理解上述描述之后,许多其它实施例对于所属领域的技术人员将为显而易见的。