存储器装置及其操作方法与流程

1.本公开涉及电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。


背景技术：

2.存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可包括存储数据的存储器装置以及用于控制存储器装置的存储控制器。存储器装置可被分类为易失性存储器装置或非易失性存储器装置。
3.易失性存储器装置是只有当供电时才存储数据并且当供电中断时丢失所存储的数据的装置。例如，易失性存储器装置包括静态随机存取存储器(sram)、动态随机存取存储器(dram)等。
4.非易失性存储器装置是在没有电力的情况下不丢失数据的装置。例如，非易失性存储器装置包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存等。
5.为了改进存储器装置的集成度，正在研究三维结构。三维存储器装置具有与现有二维存储器装置不同的结构特性。由于三维存储器装置与二维存储器装置之间的结构差异，还正在研究用于驱动三维存储器装置的各种驱动方法。


技术实现要素：

6.本公开的实施方式提供了一种当选择晶体管的分布异常形成时能够仅将对应串作为不良串处理的存储器装置及其操作方法。
7.根据本公开的实施方式的存储器装置可包括：多个单元串，其各自包括串联连接的存储器单元和选择晶体管；外围电路，其被配置为将验证电压施加到选择晶体管并对存储器单元执行内部操作；以及控制逻辑，其被配置为控制外围电路施加用于内部操作的操作电压。控制逻辑可包括不良串管理组件，该不良串管理组件被配置为验证选择晶体管的阈值电压，并且根据选择晶体管的验证结果来控制外围电路对包括验证通过的选择晶体管的单元串执行内部操作。
8.根据本公开的实施方式的操作存储器装置的方法可包括以下步骤：验证选择晶体管的阈值电压；根据对选择晶体管的阈值电压的验证结果来存储状态信息；根据状态信息来输出状态信号，该状态信号包括指示选择晶体管的通过状态的第一状态信号和指示选择晶体管的失败状态的第二状态信号；以及响应于状态信号而执行内部操作。
9.根据本教导的实施方式，当选择晶体管的分布异常形成时，可提供一种能够仅将对应串作为不良串处理的存储器装置及其操作方法。
附图说明
10.图1是示出根据本公开的实施方式的存储装置的框图。
11.图2是示出根据本公开的实施方式的存储器装置的框图。
12.图3是示出根据本公开的实施方式的存储器单元阵列的图。
13.图4是示出根据本公开的实施方式的存储块的图。
14.图5是示出根据本公开的实施方式的存储块的图。
15.图6是示出根据本公开的实施方式的由于选择晶体管的阈值电压改变而引起的可靠性降低的图。
16.图7是示出根据本公开的实施方式的选择晶体管的阈值电压改变的图。
17.图8是示出根据本公开的实施方式的不良串管理组件的框图。
18.图9是示出根据本公开的实施方式的行解码器的配置的图。
19.图10是示出根据本公开的实施方式的行解码器的配置的图。
20.图11是示出根据本公开的实施方式的不良块处理方法的图。
21.图12是示出根据本公开的实施方式的擦除操作的图。
22.图13是示出根据本公开的实施方式的存储器装置的操作方法的流程图。
23.图14是示出根据本公开的实施方式的存储卡系统的图。
24.图15是示出根据本公开的实施方式的固态驱动器(ssd)系统的图。
25.图16是示出根据本公开的实施方式的用户系统的图。
具体实施方式
26.本说明书或申请中所公开的具体结构或功能描述用于描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式执行并且不限于本说明书或申请中所描述的特定实施方式。
27.以下，将参照附图详细描述本公开的实施方式，以使得本公开所属领域的技术人员可实现本公开的技术精神。
28.图1是示出根据本公开的实施方式的存储装置1000的框图。
29.参照图1，存储装置1000可包括存储器装置100和存储控制器200。
30.存储装置1000可以是在主机2000(例如，蜂窝电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、显示装置、平板pc或车载信息娱乐系统)的控制下存储数据的装置。
31.根据用作与主机2000通信的通信方法的主机接口，存储装置1000可被实现为各种类型的存储装置中的一种。例如，存储装置1000可被实现为各种类型的存储装置中的任一种，例如ssd、mmc、emmc、rs-mmc和micro-mmc形式的多媒体卡、sd、mini-sd和micro-sd形式的安全数字卡、通用串行总线(usb)存储装置、通用闪存(ufs)装置、个人计算机存储卡国际协会(pcmcia)卡型存储装置、外围组件互连(pci)卡型存储装置、高速pci(pci-e)卡型存储装置、紧凑闪存(cf)卡、智能媒体卡或记忆棒。
32.存储装置1000可被实现为各种类型的封装中的任一种。例如，存储装置1000可被实现为诸如堆叠式封装(pop)、系统封装(sip)、系统芯片(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级层叠封装(wsp)的各种类型的封装类型中的任一种。
33.存储器装置100可存储数据或使用所存储的数据。具体地，存储器装置100可响应
于存储控制器200的控制而操作。另外，存储器装置100可包括多个存储器管芯，并且多个存储器管芯中的每一个可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
34.各个存储器单元可被配置为存储一个数据比特的单级单元(slc)、存储两个数据比特的多级单元(mlc)、存储三个数据比特的三级单元(tlc)或者存储四个数据比特的四级单元(qlc)。
35.存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，并且一个存储块可包括多个页。这里，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的一个单元。
36.存储器装置100可使用双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪存、垂直nand闪存、nor闪存、电阻随机存取存储器(rram)、相变存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移矩随机存取存储器(stt-ram)等来实现。在本说明书中，为了描述方便，假设存储器装置100使用nand闪存。
37.存储器装置100可从存储控制器200接收命令和地址。存储器装置100可被配置为访问存储器单元阵列当中的通过所接收的地址选择的区域。访问所选区域可意指对所选区域执行与所接收的命令对应的操作。例如，存储器装置100可执行写操作(编程操作)、读操作和擦除操作。这里，编程操作可以是存储器装置100将数据写到通过地址选择的区域的操作。读操作可意指存储器装置100从通过地址选择的区域读取数据的操作。擦除操作可意指存储器装置100擦除存储在通过地址选择的区域中的数据的操作。
38.包括在存储器装置100中的多个存储器管芯中的每一个可包括至少一个存储器单元阵列。另外，多个存储器管芯可通过管芯交织操作、通道交织操作、路径交织操作或平面交织操作来控制。
39.在本公开的实施方式中，存储器装置100可包括不良串管理组件140。不良串管理组件140可存储作为对选择晶体管的验证操作的结果的选择晶体管的状态信息，并且可根据选择晶体管的状态信息来输出状态信号。另外，根据选择晶体管的验证结果，不良串管理组件140可控制外围电路对包括验证通过的选择晶体管的单元串执行内部操作，并且不对包括验证失败的选择晶体管的单元串执行内部操作。由外围电路执行的内部操作可以是读操作、擦除操作或编程操作。
40.当电力被施加到存储装置1000时，存储控制器200可执行固件(fw)。固件(fw)可包括：主机接口层(hil)，其接收从主机2000输入的请求或向主机2000输出响应；闪存转换层(ftl)，其管理主机2000的接口与存储器装置100的接口之间的操作；以及闪存接口层(fil)，其向存储器装置100提供命令或从存储器装置100接收响应。
41.存储控制器200可从主机2000接收数据和逻辑地址(la)，并且将la转换为指示要存储存储器装置100中所包括的数据的存储器单元的地址的物理地址(pa)。la可以是逻辑块地址(lba)，pa可以是物理块地址(pba)。
42.存储控制器200可控制存储器装置100根据主机2000的请求执行编程操作、读操作、擦除操作等。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、pba和
数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和pba。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和pba。
43.独立于来自主机2000的请求，存储控制器200可自行控制存储器装置100执行编程操作、读操作或擦除操作。例如，存储控制器200可控制存储器装置100执行用于执行诸如损耗平衡、垃圾收集和读回收的后台操作的编程操作、读操作或擦除操作。
44.主机2000可使用诸如通用串行总线(usb)、串行at附件(sata)、串行附接scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插存储器模块(dimm)、寄存dimm(rdimm)和负载减少dimm(lrdimm)的各种通信协议中的至少一种来与存储装置1000通信。
45.图2是示出根据本公开的实施方式的存储器装置100的框图。
46.参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
47.存储器单元阵列110可包括多个存储块blk1至blkz。多个存储块blk1至blkz可通过行线rl连接到行解码器121。多个存储块blk1至blkz可通过位线bl1至bln连接到页缓冲器组123。多个存储块blk1至blkz中的每一个可包括多个存储器单元。作为实施方式，多个存储器单元可以是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。行线rl可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
48.包括在存储器单元阵列110中的各个存储器单元可被配置为存储一个数据比特的单级单元(slc)、存储两个数据比特的多级单元(mlc)、存储三个数据比特的三级单元(tlc)或者存储四个数据比特的四级单元(qlc)。
49.外围电路120可被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。即，外围电路120可在控制逻辑130的控制下驱动存储器单元阵列110。例如，外围电路120可在控制逻辑130的控制下将各种操作电压施加到行线rl和位线bl1至bln或者对所施加的电压进行放电。
50.具体地，外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124和输入/输出电路125。
51.行解码器121可通过行线rl连接到存储器单元阵列110。行线rl可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。另外，行线rl还可包括管选择线。
52.行解码器121可被配置为响应于控制逻辑130的控制而操作。行解码器121可从控制逻辑130接收行地址radd。具体地，行解码器121可被配置为将行地址radd解码。行解码器121可根据解码的地址选择存储块blk1至blkz中的至少一个。另外，行解码器121可根据解码的地址来选择存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线wl。
53.例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将电平高于验证电压的电平的验证通过电压施加到未选字线。
在读操作期间，行解码器121可将读电压施加到所选字线并将电平高于读电压的电平的读通过电压施加到未选字线。
54.在实施方式中，存储器单元阵列110的擦除操作可以存储块为单位执行。在擦除操作期间，行解码器121可根据解码的地址来选择一个存储块，并且行解码器121可将接地电压施加到与所选存储块连接的字线。
55.电压发生器122可响应于控制逻辑130的控制而操作。电压发生器122可被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。即，电压发生器122可响应于操作信号opsig而生成用于编程操作、读操作和擦除操作的各种操作电压vop。
56.作为实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可用作存储器单元阵列110的操作电压。
57.作为实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑130的控制而选择性地启用多个泵浦电容器以生成多个电压。另外，所生成的电压可通过行解码器121供应给存储器单元阵列110。
58.页缓冲器组123可包括第一页缓冲器pb1至第n页缓冲器pbn。第一页缓冲器pb1至第n页缓冲器pbn可分别通过第一位线bl1至第n位线bln连接到存储器单元阵列110。另外，第一页缓冲器pb1至第n页缓冲器pbn可响应于控制逻辑130的控制而操作。具体地，第一页缓冲器pb1至第n页缓冲器pbn可响应于页缓冲器控制信号pbsignals而操作。例如，第一页缓冲器pb1至第n页缓冲器pbn可暂时存储通过第一位线bl1至第n位线bln接收的数据，或者可在读操作或验证操作期间感测位线bl1至bln的电压或电流。
59.具体地，在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln将通过输入/输出电路125接收的数据data传送至所选存储器单元。可根据传送的数据data对所选页的存储器单元进行编程。可对根据传送的数据data选择的页的存储器单元进行编程。连接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。连接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。
60.在编程验证操作期间，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln从所选存储器单元读取页数据。
61.在读操作期间，在列解码器124的控制下，第一页缓冲器pb1至第n页缓冲器pbn可通过第一位线bl1至第n位线bln从所选页的存储器单元读取数据data，并将读取的数据data输出到输入/输出电路125。
62.在擦除操作期间，第一页缓冲器pb1至第n页缓冲器pbn可将第一位线bl1至第n位线bln浮置。
63.作为实施方式，页缓冲器组123可存储擦除操作的结果。具体地，控制逻辑130可控制外围电路120对包括在存储块中的单元串依次执行对擦除操作的验证操作。另外，控制逻辑130可将对擦除操作的验证结果存储在页缓冲器组123当中的连接到各个位线的页缓冲器中。
64.列解码器124可响应于列地址cadd在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可通过数据线dl与第一页缓冲器pb1至第n页缓冲器pbn交换数据，或者可通过列线cl与输入/输出电路125交换数据。
65.输入/输出电路125可将从存储控制器200接收的命令cmd和地址addr传送至控制逻辑130，或者可与列解码器124交换数据data。
66.感测电路126可在读操作或验证操作期间响应于允许比特信号vrybit而生成基准电流，并且将从页缓冲器组123接收的感测电压vpb与通过基准电流生成的基准电压进行比较，以输出通过信号pass或失败信号fail。
67.控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。控制逻辑130可响应于命令cmd和地址addr而输出操作信号opsig、行地址radd、页缓冲器控制信号pbsignals和允许比特vrybit以控制外围电路120。另外，控制逻辑130可响应于通过信号pass或失败信号fail而确定对内部操作的验证操作通过还是失败。
68.作为根据本公开的实施方式，控制逻辑130可将对擦除操作的包括通过信号pass或失败信号fail的验证信息存储在页缓冲器组123中。具体地，存储器装置可针对各个单元串对包括在存储块中的所有单元串依次执行擦除验证，并且将擦除验证的结果存储在连接到各个位线的页缓冲器中。作为实施方式，控制逻辑130可基于关于擦除操作的验证信息对失败的存储器单元的数量进行计数，并且当失败的存储器单元的数量超过预设数量时可输出触发信号以另外施加擦除电压。
69.作为实施方式，控制逻辑130可控制外围电路120验证选择晶体管的阈值电压并且根据选择晶体管的验证结果对包括验证通过的选择晶体管的单元串执行内部操作。具体地，在擦除操作期间，控制逻辑130可控制外围电路120以使得即使要擦除的存储块中包括失败的选择晶体管也生成块字线电压。另外，在擦除操作的擦除电压施加时段期间，可控制外围电路120针对包括在存储块中的所有单元串生成选择线选择信号并将相同的电压施加到与所有单元串对应的选择线。
70.不良串管理组件140可存储作为对选择晶体管的验证操作的结果的选择晶体管的状态信息，并且可根据选择晶体管的状态信息输出状态信号。另外，不良串管理组件140可根据选择晶体管的验证结果控制外围电路对包括验证通过的选择晶体管的单元串执行内部操作并且不对包括验证失败的选择晶体管的单元串执行内部操作。
71.图3是示出根据本公开的实施方式的存储器单元阵列110的图。
72.参照图3，存储器单元阵列110可包括多个存储块blk1至blkz。各个存储块可按三维结构形成，并且各个存储块可包括层叠在基板上的多个存储器单元。多个存储器单元可沿着+x方向、+y方向和+z方向布置。参照图4和图5更详细地描述各个存储块的结构。
73.图4是示出根据本公开的实施方式的存储块blka的图。
74.参照图4，存储块blka可以是图3所示的存储块blk1至blkz当中的任何存储块。存储块blka可包括多个单元串cs11至cs1m和cs21至cs2m。作为实施方式，多个单元串cs11至cs1m和cs21至cs2m中的每一个可形成为“u”形。在存储块blka中，m个单元串可布置在行方向(即，+x方向)上。
75.此外，在图4中，两个单元串布置在列方向(即，+y方向)上，但这是为了描述方便，
在其它实施方式中，三个或更多个单元串可布置在列方向上。
76.多个单元串cs11至cs1m和cs21至cs2m中的每一个可包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管式晶体管pt以及至少一个漏极选择晶体管dst。
77.选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可具有相似的结构。作为实施方式，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。作为实施方式，可在各个单元串中设置用于提供沟道层的柱。作为实施方式，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
78.各个单元串的源极选择晶体管sst可连接在公共源极线csl与存储器单元mc1至mcp之间。
79.作为实施方式，布置在同一行中的单元串的源极选择晶体管可连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可连接到不同的源极选择线。参照图4，第一行的单元串cs11至cs1m的源极选择晶体管连接到第一源极选择线ssl1。第二行的单元串cs21至cs2m的源极选择晶体管连接到第二源极选择线ssl2。
80.作为另一实施方式，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可共同连接到一条源极选择线。
81.各个单元串的第一存储器单元mc1至第n存储器单元mcn可连接在源极选择晶体管sst与漏极选择晶体管dst之间。
82.第一存储器单元mc1至第n存储器单元mcn可被分成第一存储器单元mc1至第p存储器单元mcp和第(p+1)存储器单元mcp+1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp可在-z方向上依次布置，并且可串联连接在源极选择晶体管sst与管式晶体管pt之间。第(p+1)存储器单元mcp+1至第n存储器单元mcn可在+z方向上依次布置，并且可串联连接在管式晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第(p+1)存储器单元mcp+1至第n存储器单元mcn可通过管式晶体管pt连接。各个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极可分别连接到第一字线wl1至第n字线wln。
83.各个单元串的管式晶体管pt的栅极可连接到管线pl。
84.各个单元串的漏极选择晶体管dst连接在对应位线与存储器单元mcp+1至mcn之间。布置在行方向上的单元串可连接到在行方向上延伸的漏极选择线。第一行的单元串cs11至cs1m的漏极选择晶体管可连接到第一漏极选择线dsl1。第二行的单元串cs21至cs2m的漏极选择晶体管可连接到第二漏极选择线dsl2。
85.布置在列方向上的单元串可连接到在列方向上延伸的位线。参照图4，第一列的单元串cs11和cs21连接到第一位线bl1。第m列的单元串cs1m和cs2m可连接到第m位线blm。
86.布置在行方向上的单元串内的连接到同一字线的存储器单元可被配置为一个页。例如，第一行的单元串cs11至cs1m当中的连接到第一字线wl1的存储器单元可表示一个页。第二行的单元串cs21至cs2m当中的连接到第一字线wl1的存储器单元可表示另一页。可通过选择漏极选择线dsl1和dsl2中的一个来选择布置在一个行方向上的单元串。另外，可通过选择字线wl1至wln中的任一个来选择所选单元串当中的一个页。
87.作为另一实施方式，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串cs11至cs1m或cs21至cs2m当中的偶数编号单元串可分别连接到偶数位线，并且布置在行方向上的单元串cs11至cs1m或cs21至cs2m当中的奇数编号单元串可分别连接到奇数位线。
88.作为实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个或更多个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp+1至mcn之间的电场。当提供更多的虚设存储器单元时，对存储块blka的操作的可靠性可改进，但是存储块blka的尺寸可增加。当提供更少的存储器单元时，存储块blka的尺寸可减小，但是对存储块blka的操作的可靠性可降低。
89.为了高效地控制至少一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在对存储块blka的擦除操作之前或之后，可执行对所有或一些虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元连接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
90.图5是示出根据本公开的实施方式的存储块blkb的图。
91.参照图5，存储块blkb表示图3所示的存储块blk1至blkz当中的存储块的另一实施方式。存储块blkb可包括多个单元串cs11’至cs1m’和cs21’至cs2m’。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可沿着+z方向延伸。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可包括在存储块blk1’下方层叠在基板(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn以及至少一个漏极选择晶体管dst。
92.各个单元串的源极选择晶体管sst可连接在公共源极线csl与存储器单元mc1至mcn之间。布置在同一行中的单元串的源极选择晶体管可连接到同一源极选择线。布置在第一行中的单元串cs11’至cs1m’的源极选择晶体管可连接到第一源极选择线ssl1。布置在第二行中的单元串cs21’至cs2m’的源极选择晶体管可连接到第二源极选择线ssl2。作为另一实施方式，单元串cs11’至cs1m’和cs21’至cs2m’的源极选择晶体管可共同连接到一条源极选择线。
93.各个单元串的第一存储器单元mc1至第n存储器单元mcn可串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极可分别连接到第一字线wl1至第n字线wln。
94.各个单元串的漏极选择晶体管dst可连接在对应位线与存储器单元mc1至mcn之间。布置在行方向上的单元串的漏极选择晶体管可连接到在行方向上延伸的漏极选择线。第一行的单元串cs11’至cs1m’的漏极选择晶体管可连接到第一漏极选择线dsl1。第二行的单元串cs21’至cs2m’的漏极选择晶体管可连接到第二漏极选择线dsl2。
95.结果，除了从各个单元串排除管式晶体管pt之外，图5的存储块blkb可具有与图4的存储块blka相似的电路。
96.作为另一实施方式，代替第一位线bl1至第m位线blm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’当中的偶数编号单元串可分别连接到偶数位线，并且布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’当中
的奇数编号单元串可分别连接到奇数位线。
97.作为实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个或更多个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcn之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mc1至mcn之间的电场。当提供更多的虚设存储器单元时，对存储块blkb的操作的可靠性可改进，但是存储块blkb的尺寸可增加。当提供更少的存储器单元时，存储块blkb的尺寸可减小，但是对存储块blkb的操作的可靠性可减低。
98.为了高效地控制至少一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在对存储块blkb的擦除操作之前或之后，可执行对所有或一些虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元连接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
99.图6是示出根据本公开的实施方式的由于选择晶体管的阈值电压改变而引起的可靠性降低的图。
100.参照图6，示出包括连接到位线bl的漏极选择晶体管dst、串联连接的存储器单元mc以及连接到源极线sl的源极选择晶体管sst在内的单元串。漏极选择晶体管dst可控制位线bl与存储器单元mc之间的电流量i
bl
，并且源极选择晶体管sst可控制源极线sl与存储器单元mc之间的电流量i
sl
。例如，当漏极选择晶体管dst或源极选择晶体管sst的阈值电压低于正常阈值电压时，由于在感测操作期间从存储器单元感测的电流量可低于正常电流量，所以可感测高于存储器单元的实际阈值电压的电平。相反，当漏极选择晶体管dst或源极选择晶体管sst的阈值电压高于正常阈值电压时，由于在感测操作期间从存储器单元感测的电流量可高于正常电流量，所以可感测低于存储器单元的实际阈值电压的电平。
101.图7是示出根据本公开的实施方式的选择晶体管的阈值电压改变的图。
102.参照图7，示出包括漏极选择晶体管和源极选择晶体管在内的选择晶体管的阈值电压。诸如漏极选择晶体管和源极选择晶体管的选择晶体管可执行将位线或源极线与单元串连接或断开的开关功能。具体地，在存储块以三维结构实现的存储器装置中，选择晶体管可按照与存储器单元相同的结构形成。因此，为了使选择晶体管执行开关功能，选择晶体管可具有恒定电平的正常阈值电压71。
103.然而，选择晶体管的阈值电压可能由于各种原因而改变。具体地，随着存储块的内部操作(例如，读操作、擦除操作或编程操作)重复，在选择晶体管中可能生成泄漏电流，并且选择晶体管的阈值电压可能由于所生成的泄漏电流而减小。另外，当对靠近选择晶体管的存储器单元或单元串执行内部操作时，选择晶体管的阈值电压可能由于驱动内部操作的操作电压的干扰而增加。
104.在内部操作(例如，读操作、擦除操作或编程操作)期间，由于分别使选择晶体管的阈值电压相对于先前形成的正常阈值电压71减小或增大的左移位或右移位，没有正常地感测存储器单元的数据，因此存储器装置的可靠性可降低。
105.在本公开的实施方式中，可验证选择晶体管(例如，dst或sst)的阈值电压，并且可基于验证结果执行内部操作。具体地，为了确定选择晶体管的正常阈值电压71是否改变，第一阈值电压vc1和第二阈值电压vc2中的每一个可被设定为基准电压。第一阈值电压vc1可
以是用于检查阈值电压是否减小的电压，并且可被设定为与使选择晶体管的阈值电压增大的编程操作的验证目标电压相同的电平。另选地，第一阈值电压vc1可被设定为选择晶体管的正常阈值电压分布的最低电压的平均电压。第二阈值电压vc2可以是用于检查阈值电压是否增大的电压，并且可被设定为选择晶体管的正常阈值电压分布的最高电压的平均电压。
106.另外，存储器装置可通过将选择晶体管的阈值电压与预设基准电压进行比较来执行关于选择晶体管的阈值电压是否改变的验证操作。具体地，当选择晶体管的阈值电压vth被测量为低于第一阈值电压vc1时，指示阈值电压改变的改变值可为值“1”，并且当选择晶体管的阈值电压vth被测量为高于第一阈值电压vc1时，改变值可为值“0”。另外，当选择晶体管的阈值电压vth被测量为高于第二阈值电压vc2时，指示阈值电压改变的改变值可为值“1”，并且当选择晶体管的阈值电压vth被测量为低于第二阈值电压vc2时，改变值可为值“0”。即，当选择晶体管的阈值电压vth减小或增大时，改变值可为“1”，并且存储器装置可基于改变值来验证选择晶体管的阈值电压。例如，作为验证特定选择晶体管的结果，当第一阈值电压vc1的改变值为“1”并且第二阈值电压vc2的改变值为“0”时，存储器装置可确定对应选择晶体管的阈值电压vth减小。另外，作为验证特定选择晶体管的结果，当第一阈值电压vc1的改变值为“0”并且第二阈值电压vc2的改变值为“1”时，存储器装置可确定对应选择晶体管的阈值电压vth增大。例如，作为验证特定选择晶体管的结果，当第一阈值电压vc1的改变值为“1”并且第二阈值电压vc2的改变值为“1”时，存储器装置可确定对应选择晶体管的阈值电压vth的分布整体变宽。例如，作为验证特定选择晶体管的结果，当第一阈值电压vc1的改变值为“0”并且第二阈值电压vc2的改变值为“0”时，存储器装置可确定对应选择晶体管维持正常阈值电压71的初始分布。
107.图8是示出根据本公开的实施方式的不良串管理组件140的框图。
108.参照图8，不良串管理组件140可包括寄存器141和状态信号输出电路142。寄存器141可接收对选择晶体管的阈值电压的验证结果st_vf并且根据所接收的验证结果来存储选择晶体管的状态信息。另外，状态信号输出电路142可基于存储在寄存器141中的状态信息来输出指示通过或失败的状态信号status_sig。
109.行解码器121可从控制逻辑130接收行地址radd并且可从不良串管理组件140接收状态信号status_sig。另外，可根据行地址和状态信号来控制行解码器121仅对包括验证通过的选择晶体管的单元串执行内部操作。这里，内部操作可包括编程操作、读操作和擦除操作。
110.具体地，行解码器121可响应于状态信号而执行开关操作以使得不对包括验证失败的选择晶体管的单元串施加块字线电压。例如，可以页为单位执行编程操作和读操作，并且行解码器121可响应于状态信号而执行开关操作以不生成块字线blkwl电压。
111.图9和图10是示出根据本公开的实施方式的行解码器121的配置的图。图11是示出根据本公开的实施方式的不良块处理方法的图。
112.参照图9和图10，分别示出行解码器121的第一电路121-1和第二电路121-2。存储器装置可基于第一电路121-1和第二电路121-2以一个串为单位对包括失败选择晶体管的失败单元串进行不良处理。
113.当存储器装置通电时，dsl_ok《0:n》信号可首先被设定为“1”，并且在选择晶体管
的验证操作之后，当对应选择线被不良处理时，dsl_ok《0:n》信号可被设定为“0”。即，dsl_ok《0:n》信号可以是指示漏极选择线是否可正常地操作的信号。具体地，当badblk_load信号、xa信号、xb信号、xc信号和xd信号全部作为“1”施加时，可在生成信号“1”作为con_n信号、sel_dsl《x》信号和cam_bad_write信号时更新dsl_ok《0:n》信号。这里，xa信号、xb信号、xc信号和xd信号可以是响应于特定地址而施加的信号。sel_dsl信号可以是指示响应于特定地址而选择漏极选择线dsl的信号。con_n信号可以是指示响应于特定地址而选择存储块的信号。
114.作为实施方式，当对dsl_ok《0:n》信号被设定为“0”的单元串执行内部操作时，行解码器121可根据内部操作以一个串为单位操作的情况和内部操作以多串为单位操作的情况而不同地执行开关操作。具体地，当内部操作以一个串为单位操作时(例如，当内部操作是编程操作或读操作时)，行解码器121可根据特定地址接收“1”作为与漏极选择线对应的sel_dsl《x》信号。然而，当特定地址是包括失败选择晶体管的单元串时，dsl_ok《x》信号可被设定为“0”，可生成“1”作为sel_dsl《x》信号，因此可不生成块字线blkwl电压。在这种情况下，全局字线global wl的电压可不被传送至局部字线local wl，并且可不执行编程操作或读操作。参照图11，甚至当存储块当中的一个块未被解码时，可向控制逻辑传送“1”作为badblk信号，因此内部操作状态可被生成为失败。
115.另一方面，当内部操作以多串为单位操作时(例如，当内部操作是存储块用作一个操作单元的擦除操作时)，行解码器121可执行内部操作，而不管是否存在包括失败选择晶体管的不良单元串。具体地，擦除操作可包括擦除脉冲时段和擦除验证时段。在擦除脉冲时段期间，行解码器121可向包括在存储块中的所有漏极选择线dsl施加相同的电压。具体地，可控制行解码器121以使得所有sel_dsl《0:n》信号均被生成为“1”，以使得可选择所有漏极选择线。甚至当dsl_ok《0:n》信号中的一个为“1”时(即，甚至当漏极选择线中的一个正常地操作时)，行解码器121可执行开关操作以使得生成块字线blkwl电压。在擦除验证时段中，可针对各个单元串控制行解码器121对所有单元串依次执行擦除验证。当针对各个单元串执行擦除验证时，当特定串被处理为不良串时，可在块字线blkwl被禁用(con_n＝“0”)的同时执行感测操作。
116.图12是示出根据本公开的实施方式的擦除操作的图。
117.参照图12，擦除循环可包括擦除脉冲时段和擦除验证时段。
118.擦除脉冲时段可以是对存储块施加擦除电压的时段。具体地，当对包括在存储块中的存储器单元施加擦除电压时，在浮栅中捕获的电荷可移动并且存储器单元的阈值电压可改变。即，擦除脉冲时段可以是用于使包括在存储块中的存储器单元进入存储器单元未被编程的擦除状态的时段。
119.擦除验证时段可以是在擦除脉冲时段之后验证包括在存储块中的存储器单元的阈值电压是否达到作为目标状态的擦除状态的时段。擦除验证时段可包括用于感测位线的时段。在擦除验证时段中，感测电路126可响应于允许比特信号vrybit而生成基准电流，并且将从页缓冲器组123接收的感测电压vpb与通过基准电流生成的基准电压进行比较以输出通过信号pass或失败信号fail。
120.传统上，当包括在存储块中的选择晶体管的阈值电压的分布异常地形成时，包括对应选择晶体管的存储块可被标识为不良块。另外，当执行对不良块的内部操作(例如，擦
除操作)时，不生成用于不良块的块字线电压，因此不对包括正常选择晶体管的单元串施加擦除电压。
121.根据本公开的实施方式，即使存储块中存在阈值电压的分布异常地形成的多个选择晶体管，当存在至少一个正常选择晶体管时也可生成块字线电压，因此可对存储块施加擦除电压。另外，在擦除验证时段中，存储器装置可对多个单元串依次执行擦除验证，并且可针对各个单元串确定通过或失败。
122.图13是示出根据本公开的实施方式的诸如存储器装置100的存储器装置的操作方法的流程图。
123.存储器装置可验证选择晶体管的阈值电压(s1310)。当存储块的内部操作被重复多次时，在选择晶体管中可能生成泄漏电流，并且选择晶体管的阈值电压可能由于所生成的泄漏电流而减小。另选地，选择晶体管的阈值电压可能由于内部操作的操作电压的干扰而增大。存储器装置可验证选择晶体管的阈值电压是否向左移位(左移位)(其中选择晶体管的阈值电压低于先前形成的正常阈值电压)或者向右移位(右移位)(其中选择晶体管的阈值电压高于正常阈值电压)(参见图7)。存储器装置可使用第一阈值电压vc1和第二阈值电压vc2作为基准电压来确定选择晶体管的阈值电压是否改变。
124.另外，存储器装置可根据验证结果存储状态信息(s1320)。具体地，当选择晶体管的阈值电压改变时，存储器装置可将选择晶体管的状态信息存储为失败，并且当选择晶体管的阈值电压未改变时，存储器装置可将选择晶体管的状态信息存储为通过。
125.另外，存储器装置可根据状态信息输出状态信号(s1330)。具体地，存储器装置可基于所存储的状态信息来输出指示阈值电压的验证通过还是失败的状态信号。
126.另外，存储器装置可响应于状态信号而执行内部操作(s1340)。这里，内部操作可包括编程操作、读操作或擦除操作。作为实施方式，在编程操作或读操作期间，存储器装置可执行开关操作以使得不对包括失败选择晶体管的单元串施加块字线电压。作为实施方式，即使在存储块中包括失败选择晶体管的情况下，存储器装置也可对包括剩余通过选择晶体管的单元串施加擦除电压。具体地，存储器装置可针对包括在存储块中的所有单元串生成选择线选择信号并且对与所有单元串对应的选择线施加相同的擦除电压。另外，存储器装置可针对各个单元串对包括在存储块中的所有单元串依次执行擦除验证，并且将擦除验证的结果存储在连接到位线的页缓冲器中。
127.图14是示出根据本公开的实施方式的存储卡系统3000的图。
128.参照图14，存储卡系统3000可包括存储控制器3100、存储器装置3200和连接器3300。
129.存储控制器3100可电连接到存储器装置3200，并且存储控制器3100可被配置为访问存储器装置3200。例如，存储控制器3100可被配置为控制对存储器装置3200的读操作、写操作、擦除操作和后台操作。存储控制器3100可被配置为在存储器装置3200与主机之间提供接口。另外，存储控制器3100可驱动用于控制存储器装置3200的固件。
130.例如，存储控制器3100可包括诸如随机存取存储器(ram)、处理器、主机接口、存储器接口和纠错电路的组件。
131.存储控制器3100可通过连接器3300与外部装置通信。存储控制器3100可根据特定通信标准来与外部装置(例如，主机)通信。例如，存储控制器3100可被配置为通过诸如通用
串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme的各种通信标准中的至少一种来与外部装置通信。例如，连接器3300可由上述各种通信标准中的至少一种定义。
132.例如，存储器装置3200可使用例如电可擦除可编程rom(eeprom)、nand闪存、nor闪存、相变ram(pram)、电阻ram(reram)、铁电ram(fram)和自旋转移矩磁性ram(stt-mram)的各种非易失性存储器元件来实现。
133.存储控制器3100和存储器装置3200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器3100和存储器装置3200可被集成到一个半导体装置中以配置诸如pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro或emmc)、sd卡(sd、minisd、microsd或sdhc)和通用闪存(ufs)的存储卡。
134.图15是示出根据本公开的实施方式的固态驱动器(ssd)系统4000的图。
135.参照图15，ssd系统4000可包括主机4100和ssd 4200。ssd 4200可通过信号连接器4001来与主机4100交换信号sig，并且通过电源连接器4002来接收电力pwr。ssd 4200可包括ssd控制器4210、多个闪存4221至422n、辅助电源装置4230和缓冲存储器4240。
136.在实施方式中，ssd控制器4210可执行参照图1描述的存储控制器200的功能。ssd控制器4210可响应于从主机4100接收的信号sig来控制多个闪存4221至422n。例如，信号sig可以是基于主机4100与ssd 4200之间的接口的信号。例如，信号sig可以是由诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme的至少一种接口限定的信号。
137.辅助电源装置4230可通过电源连接器4002连接到主机4100。辅助电源装置4230可从主机4100接收电力pwr并且可用电力进行充电。当来自主机4100的电力供应不平稳时，辅助电源装置4230可提供ssd 4200的电力。例如，辅助电源装置4230可设置在ssd 4200中或者可设置在ssd 4200外部。例如，辅助电源装置4230可设置在主板上并且可向ssd 4200提供辅助电力。
138.缓冲存储器4240作为ssd 4200的缓冲存储器操作。例如，缓冲存储器4240可暂时存储从主机4100接收的数据或者从多个闪存4221至422n接收的数据，或者可暂时存储闪存4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如dram、sdram、ddr sdram、lpddr sdram和gram的易失性存储器或者诸如fram、reram、stt-mram和pram的非易失性存储器。
139.图16是示出根据本公开的实施方式的用户系统5000的图。
140.参照图16，用户系统5000可包括应用处理器5100、存储器模块5200、网络模块5300、存储模块5400和用户接口5500。
141.应用处理器5100可驱动包括在用户系统5000中的组件、操作系统(os)、用户程序等。例如，应用处理器5100可包括控制包括在用户系统5000中的组件的控制器、接口、图形
引擎等。应用处理器5100可作为系统芯片(soc)提供。
142.存储器模块5200可作为用户系统5000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块5200可包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3 sdram、lpddr sdarm、lpddr2 sdram和lpddr3sdram的易失性随机存取存储器或者诸如pram、reram、mram和fram的非易失性随机存取存储器。例如，应用处理器5100和存储器模块5200可基于堆叠式封装(pop)来封装并作为一个半导体封装来提供。
143.网络模块5300可与外部装置通信。例如，网络模块5300可支持诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进、wimax、wlan、uwb、蓝牙和wi-fi的无线通信协议。例如，网络模块5300可被包括在应用处理器5100中。
144.存储模块5400可存储数据。例如，存储模块5400可存储从应用处理器5100接收的数据。另选地，存储模块5400可将存储在存储模块5400中的数据发送到应用处理器5100。例如，存储模块5400可使用诸如相变ram(pram)、磁性ram(mram)、电阻ram(rram)、nand闪存、nor闪存和三维nand闪存的存储器被实现为非易失性半导体存储器元件。例如，存储模块5400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统5000的外部驱动器提供。
145.例如，存储模块5400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图1至图13描述的存储器装置相同地操作。存储模块5400可与参照图1描述的存储装置1000相同地操作。
146.用户接口5500可包括用于向应用处理器5100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口5500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口5500可包括诸如液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监视器的用户输出接口。
147.尽管本公开的具体实施方式描述了特定实施方式，但是在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本公开的范围不应限于上述实施方式，而是应该由本公开的权利要求的等同物以及以下权利要求确定。
148.相关申请的交叉引用
149.本技术要求2020年8月25日提交于韩国知识产权局的韩国专利申请号10-2020-0107379的优先权，其完整公开通过引用并入本文。