数据传输电路、方法及存储装置与流程

1.本技术涉及半导体存储技术领域，特别是涉及一种数据传输电路、方法及存储装置。


背景技术：

2.随着半导体技术的快速发展，市场对半导体存储装置的存储能力及省电性能的要求越来越高，这对半导体存储装置中用于控制读写的控制电路的外围电路区、存储阵列区的省电性能都提出了更高的要求。
3.然而，由于存储单元阵列中存储单元的密度及数量的增加，导致在向半导体存储装置中写入数据的过程中，写入数据经由数据总线写入存储单元阵列过程中的耗电量增加的同时，数据传输速率降低。
4.如果能够在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少写入数据经由数据总线写入存储单元阵列过程中的耗电量，将为半导体存储装置进一步提高存储能力及降低能耗增加可能性。


技术实现要素：

5.基于此，有必要针对上述背景技术中的技术问题，提供一种数据传输电路、方法及存储装置，有效地减少写入数据经由数据总线写入存储单元阵列过程中的耗电量。
6.为实现上述目的及其他目的，本技术的一方面提供了一种数据传输电路，包括比较模块、第一数据转换模块、数据总线缓冲模块及写电路模块，比较模块用于接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；第一数据转换模块与所述数据总线、所述比较模块、所述全局数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；数据总线缓冲模块与所述第一数据转换模块、所述比较模块及所述全局数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；写电路模块与所述全局数据线、本地数据线及互补本地数据线均电连接，用于根据所述数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
7.于上述实施例中的数据传输电路中，通过设置比较模块接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽，使得第一数据转换模块在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情
况下，将所述总线数据输出；通过设置数据总线缓冲模块根据所述比较结果生成数据极性标识信号，并将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线，使得写电路模块能够根据所述数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线，其中，本地数据线和互补本地数据线传输相位相反的信号，实现在确保数据传输准确度的前提下减少数据经由数据总线、全局数据线、本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中翻转的次数，以有效地减少数据经由数据总线、全局数据线及本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。
8.在其中一个实施例中，所述写电路模块包括写转换电路，写转换电路与所述数据总线缓冲模块、所述全局数据线、所述本地数据线及所述互补本地数据线均电连接，用于在所述数据极性标识信号指示的比较结果超过预设阈值的情况下，将所述全局数据线上的全局数据传输至所述互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据线上的全局数据传输至所述本地数据线。
9.于上述实施例中的数据传输电路中，通过将写转换电路配置为：在数据极性标识信号指示的比较结果超过预设阈值的情况下，将全局数据线上的全局数据传输至互补本地数据线，并在数据极性标识信号指示的比较结果未超过预设阈值的情况下，将全局数据线上的全局数据传输至本地数据线，实现将数据总线上的总线数据准确地传输至本地数据线或互补本地数据线，并减少数据传输过程中翻转的次数，以有效地减少数据经由数据总线、全局数据线及本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中的耗电量。
10.在其中一个实施例中，所述预设阈值为所述预设位宽的一半；所述比较模块包括比较单元及状态识别单元，比较单元用于对所述总线数据和所述全局数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元电连接所述比较单元，用于对每一位的比较状态数据进行统计，并根据统计结果输出所述比较结果。
11.在其中一个实施例中，所述第一数据转换模块包括第一传输单元、第一反相单元、第二传输单元及第二反相单元，第一传输单元电连接所述数据总线、所述数据总线缓冲模块，以及通过第一反相单元与所述状态识别单元的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述总线数据传输至所述数据总线缓冲模块；第二传输单元电连接所述数据总线缓冲模块、所述状态识别单元的输出端，以及通过第二反相单元与所述数据总线电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述总线数据取反后传输至所述数据总线缓冲模块。
12.在其中一个实施例中，所述写转换电路包括写使能模块及写驱动电路，所述写使能模块用于根据所述数据极性标识信号和初始写使能信号生成写使能信号和写使能反信号；所述写驱动电路用于根据所述写使能信号、所述写使能反信号及所述全局数据生成第三数据，并将所述第三数据传输至所述本地数据线或所述互补本地数据线。
13.在其中一个实施例中，所述写使能模块包括第一反相器、第一或非门、第二反相器及第二或非门，第一反相器被配置为：输入端电连接初始写使能信号，输出端输出第一写使能反信号；第一或非门被配置为：输入端电连接所述数据极性标识信号和所述第一反相器
的输出端，输出端输出写使能信号；第二反相器被配置为：输入端电连接数据极性标识信号，输出端输出数据极性标识反信号；第二或非门被配置为：输入端电连接所述第二反相器的输出端和所述第一反相器的输出端，输出端输出写使能反信号。
14.在其中一个实施例中，所述写驱动电路包括第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元及第六开关单元，第一开关单元用于根据所述写使能反信号电连接所述互补本地数据线和所述全局数据线；第二开关单元被配置为：控制端电连接所述全局数据线，第一端电连接所述本地数据线，第二端电连接第一节点；第三开关单元用于根据所述写使能反信号电连接所述第一节点和地；第四开关单元用于根据所述写使能信号电连接所述本地数据线和所述全局数据线；第五开关单元被配置为：控制端电连接所述全局数据线，第一端电连接所述互补本地数据线，第二端电连接第二节点；第六开关单元用于根据所述写使能信号电连接所述第二节点和地。
15.在其中一个实施例中，所述数据传输电路还包括编码模块，编码模块与所述全局数据线和所述数据总线均电连接，用于在写入操作时根据所述数据总线上的总线数据生成校验码数据，并将所述校验码数据传输至所述全局数据线。
16.在其中一个实施例中，所述编码模块包括ecc编码单元。
17.在其中一个实施例中，所述数据传输电路还包括读单元及修正模块，读单元用于读取所述全局数据线上的全局数据和所述全局数据线上的校验码数据；修正模块与所述读单元和所述数据总线均电连接，用于接收所述全局数据线上的全局数据和所述全局数据线上的校验码数据，根据所述校验码数据对所述全局数据进行检错和/或纠错，生成修正后数据并传输至所述数据总线。
18.在其中一个实施例中，所述数据传输电路还包括第二数据转换模块，所述第二数据转换模块包括第三传输单元、第三反相单元、第四传输单元及第四反相单元，第三传输单元电连接所述数据总线、所述修正模块，以及通过第三反相单元与所述比较模块的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述修正后数据传输至所述数据总线；第四传输单元电连接所述数据总线、所述比较模块的输出端，以及通过第四反相单元与所述修正模块电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述修正后数据取反后传输至所述数据总线。
19.在其中一个实施例中，所述数据传输电路还包括恢复模块，恢复模块与所述比较模块、所述数据总线及串并转换模块均电连接，用于根据所述比较结果将所述数据总线上的数据或取反后的数据传输至所述串并转换模块。
20.本技术的另一方面提供了一种存储装置，包括任一本技术实施例中所述的数据传输电路，用于存储并传输读操作或写操作的数据。
21.本技术的又一方面提供了一种数据传输方法，包括：
22.将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；
23.若所述比较结果超过预设阈值，则将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给所述数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取
反后的数据传输至所述全局数据线；
24.根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线。
25.在其中一个实施例中，所述预设阈值为所述预设位宽的一半，所述根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，包括：
26.在所述数据极性标识信号指示的比较结果超过所述预设阈值的情况下，将所述全局数据线上的所述全局数据传输至互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据传输至所述本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
附图说明
27.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
28.图1为本技术第一实施例中提供的一种数据传输电路的电路原理示意图；
29.图2为本技术第二实施例中提供的一种数据传输电路的电路原理示意图；
30.图3为本技术第三实施例中提供的一种数据传输电路的电路原理示意图；
31.图4a为本技术第四实施例中提供的一种数据传输电路的电路原理示意图；
32.图4b为图4a的一种实施方式示意图；
33.图5为本技术第五实施例中提供的一种数据传输电路的电路原理示意图；
34.图6为本技术一实施例中提供的一种数据传输电路中写使能模块的电路示意图；
35.图7为本技术一实施例中提供的一种数据传输电路中写驱动电路的电路示意图；
36.图8为本技术第八实施例中提供的一种数据传输电路的电路原理示意图；
37.图9为本技术第九实施例中提供的一种数据传输电路的电路原理示意图；
38.图10为本技术第十实施例中提供的一种数据传输电路的电路原理示意图；
39.图11为本技术第十一实施例中提供的一种数据传输电路的电路原理示意图；
40.图12为本技术一实施例中提供的一种数据传输方法的流程示意图；
41.图13为本技术另一实施例中提供的一种数据传输方法的流程示意图。
42.附图标记说明：
43.100、数据传输电路；10、比较模块；20、第一数据转换模块；30、数据总线缓冲模块；40、写电路模块；41、写转换电路；11、比较单元；12、状态识别单元；21、第一传输单元；22、第一反相单元；23、第二传输单元；24、第二反相单元；411、写使能模块；412、写驱动电路；4121、第一开关单元；4122、第二开关单元；4123、第三开关单元；4124、第四开关单元；4125、第五开关单元；4126、第六开关单元；50、编码模块；60、读单元；70、修正模块；81、第三传输单元；82、第三反相单元；83、第四传输单元；84、第四反相单元；90、恢复模块；200、串并转换模块。
具体实施方式
44.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
45.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于
……”
。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本技术的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
46.请参考图1，在本技术的一个实施例中，提供了一种数据传输电路100，包括比较模块10、第一数据转换模块20、数据总线缓冲模块30及写电路模块40，比较模块10用于接收数据总线data bus上的总线数据和全局数据线yio上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；第一数据转换模块20与所述数据总线data bus、所述比较模块10、所述全局数据线yio均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；数据总线缓冲模块30与所述第一数据转换模块20、所述比较模块10及所述全局数据线yio均电连接，用于根据所述比较结果生成数据极性标识信号pl，以及将所述总线数据或所述总线数据取反后的数据传输至全局数据线yio；写电路模块40与所述数据总线缓冲模块30、全局数据线yio、本地数据线lio及互补本地数据线lio_均电连接，用于根据数据极性标识信号pl将全局数据线yio上的全局数据或取反后传输至本地数据线lio，其中，本地数据线lio和互补本地数据线lio_传输相位相反的信号。
47.具体地，请继续参考图1，通过设置比较模块10接收数据总线data bus上的总线数据和全局数据线yio上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽，使得第一数据转换模块20在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；通过设置数据总线缓冲模块30根据比较结果生成数据极性标识信号pl，并将所述全局数据或所述全局数据取反后的数据传输至全局数据线yio，使得写电路模块40能够根据数据极性标识信号pl将全局数据线yio上的全局数据或取反后传输至本地数据线lio，其中，本地数据线lio和互补本地数据线lio_传输相位相反的信号，实现在确保数据传输准确度的前提下减少数据经由数据总线data bus、全局数据线yio及本
地数据线lio，或数据经由数据总线data bus、全局数据线yio及互补本地数据线lio_传输过程中翻转的次数，以有效地减少数据经由数据总线data bus、全局数据线yio及本地数据线lio，或数据经由数据总线data bus、全局数据线yio及互补本地数据线lio_传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。
48.请参考图2，在本技术的一个实施例中，写电路模块40包括写转换电路41，写转换电路41与数据总线缓冲模块30、全局数据线yio、本地数据线lio及互补本地数据线lio_均电连接，用于在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线yio上的数据传输至互补本地数据线lio_，并在数据极性标识信号pl指示的比较结果未超过所述预设阈值的情况下，将全局数据线yio上的数据传输至本地数据线lio。
49.请继续参考图2，在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线yio上的全局数据传输至互补本地数据线lio_，并在数据极性标识信号pl指示的比较结果未超过所述预设阈值的情况下，将全局数据线yio上的全局数据传输至本地数据线lio，从而能够将数据总线data bus上的总线数据准确地传输至本地数据线lio或互补本地数据线lio_，并减少数据传输过程中翻转的次数，以有效地减少数据经由数据总线data bus、全局数据线yio及本地数据线lio，或数据经由数据总线data bus、全局数据线yio及互补本地数据线lio_传输过程中的耗电量。
50.请参考图3，在本技术的一个实施例中，可以设置预设阈值为所述预设位宽的一半；比较模块10包括比较单元11及状态识别单元12，比较单元11用于对数据总线data bus上的总线数据和全局数据线yio上的全局数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元12电连接比较单元11，用于对每一位的比较状态数据进行统计，并根据统计结果输出所述比较结果。
51.请参考图4a及图4b，在本技术的一个实施例中，第一数据转换模块20包括第一传输单元21、第一反相单元22、第二传输单元23及第二反相单元24，第一传输单元21电连接数据总线data bus、数据总线缓冲模块30，以及通过第一反相单元22与状态识别单元12的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述总线数据传输至数据总线缓冲模块30；第二传输单元23电连接数据总线缓冲模块30、状态识别单元12的输出端，以及通过第二反相单元24与数据总线data bus电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述总线数据取反后传输至数据总线缓冲模块30。
52.请参考图5，在本技术的一个实施例中，写转换电路41包括写使能模块411及写驱动电路412，写使能模块411根据数据极性标识信号pl和初始写使能信号we生成写使能信号wren和写使能反信号wren_；写驱动电路412用于根据写使能信号wren、写使能反信号wren_及全局数据线yio上的全局数据生成第三数据，并将所述第三数据传输至所述本地数据线lio或所述互补本地数据线lio_。例如，可以设置写转换电路41在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线yio上的全局数据传输至互补本地数据线lio_，并在数据极性标识信号pl指示的比较结果未超过预设阈值的情况下，将全局数据线yio上的全局数据传输至本地数据线lio。
53.请参考图6，在本技术的一个实施例中，写使能模块411包括第一反相器inv1、第一或非门nor1、第二反相器inv2及第二或非门nor2，第一反相器inv1被配置为：输入端电连接
初始写使能信号we，输出端输出第一写使能反信号we1_；第一或非门nor1被配置为：输入端电连接数据极性标识信号pl和第一反相器inv1的输出端，输出端输出写使能信号wren；第二反相器inv2被配置为：输入端电连接数据极性标识信号pl，输出端输出数据极性标识反信号pl_；第二或非门nor2被配置为：输入端电连接第二反相器inv2的输出端和第一反相器inv1的输出端，输出端输出写使能反信号wren_。
54.请参考图7，在本技术的一个实施例中，写驱动电路412包括第一开关单元4121、第二开关单元4122、第三开关单元4123、第四开关单元4124、第五开关单元4125及第六开关单元4126，第一开关单元4121用于根据写使能反信号wren_电连接互补本地数据线lio_和全局数据线yio；第二开关单元4122被配置为：控制端电连接全局数据线yio，第一端电连接本地数据线lio，第二端电连接第一节点；第三开关单元4123用于根据写使能反信号wren_电连接第一节点a和地；第四开关单元4124用于根据写使能信号wren电连接本地数据线lio和全局数据线yio；第五开关单元4125被配置为：控制端电连接全局数据线yio，第一端电连接互补本地数据线lio_，第二端电连接第二节点；第六开关单元4126用于根据写使能信号wren电连接第二节点b和地。
55.请参考图8，在本技术的一个实施例中，数据传输电路100还包括编码模块50，编码模块50与全局数据线yio和数据总线data bus均电连接，用于在写入操作时根据数据总线data bus上的总线数据生成校验码数据check_data，并将校验码数据check_data传输至全局数据线yio。
56.请参考图9，在本技术的一个实施例中，数据传输电路100还包括读单元60及修正模块70，读单元60用于读取全局数据线yio上的全局数据和全局数据线yio上的校验码数据；修正模块70与所述读单元60和所述数据总线data bus均电连接，用于接收所述全局数据线yio上的全局数据和所述全局数据线yio上的校验码数据check_data，根据校验码数据check_data对全局数据线yio上的全局数据进行检错和/或纠错，生成修正后数据，以将修正后数据传输至数据总线data bus。
57.作为示例，请继续参考图9，在其中一个实施例中，所述编码模块50包括ecc编码单元，ecc编码单元对全局数据线yio上的全局数据进行校验，可以生成ecc校验码，使得修正模块70能够根据ecc校验码对全局数据线yio上的全局数据进行检错和/或纠错并生成修正后数据，以保证读出数据的准确性。
58.请参考图10，在本技术的一个实施例中，数据传输电路100还包括第二数据转换模块(未图示)，第二数据转换模块包括第三传输单元81、第三反相单元82、第四传输单元83及第四反相单元84，第三传输单元81电连接数据总线data bus、修正模块70，以及通过第三反相单元82与比较模块10的输出端电连接，用于在比较结果未超过所述预设阈值的情况下，将修正后数据传输至数据总线data bus；第四传输单元83电连接数据总线data bus、比较模块10的输出端，以及通过第四反相单元84与修正模块70电连接，用于在比较结果超过所述预设阈值的情况下，将所述修正后数据取反后传输至所述数据总线data bus，实现在确保读出数据准确度的前提下减少数据经由全局数据线、数据总线传输过程中翻转的次数，以有效地减少数据经由全局数据线、数据总线传输过程中的耗电量。
59.请参考图11，在本技术的一个实施例中，数据传输电路100还包括恢复模块90，恢复模块90与比较模块10、数据总线data bus、串并转换模块200均电连接，用于根据比较模
块10输出的比较结果将数据总线data bus上的数据或取反后的数据传输至串并转换模块200，以将第二数据转换模块翻转后的数据还原，确保读出数据的准确性。
60.进一步地，在本技术的一个实施例中，提供了一种存储装置，包括任一本技术实施例中所述的数据传输电路100，用于存储并传输读操作或写操作的数据。
61.关于上述实施例中的存储装置的具体限定可以参见上文中对于数据传输电路100的具体限定，在此不再赘述。
62.进一步地，请参考图12，在本技术的一个实施例中，提供了一种数据传输方法，包括：
63.步骤102，将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；
64.步骤104，若所述比较结果超过预设阈值，则将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给所述数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；
65.步骤106，根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线。
66.具体地，请继续参考图12，通过将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；在所述比较结果为超过预设阈值的情况下，将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；并且，可以设置写电路模块根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，其中，本地数据线和互补本地数据线传输相位相反的信号。由于传输的数据中一般包括由0及1组成的数据串，通过将省电算法运用在数据经由数据总线向存储单元阵列中写入数据传输过程中翻转的次数，以有效地减少数据经由数据总线写入存储单元阵列过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。
67.进一步地，请参考图13，在本技术的一个实施例中，所述预设阈值为所述预设位宽的一半，所述根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，包括：
68.步骤1061，在所述数据极性标识信号指示的比较结果超过所述预设阈值的情况下，将所述全局数据线上的所述全局数据传输至互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据传输至所述本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
69.作为示例，请继续参考图13，通过将省电算法运用在数据经由数据总线、全局数据线、本地数据线，或写入数据经由数据总线、全局数据线及互补本地数据线传输过程中翻转的次数，以有效地减少写入数据经由数据总线、全局数据线及本地数据线，或数据经由数据
总线、全局数据线及互补本地数据线传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置在写入数据过程中的能耗。
70.在本技术的一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现任一本技术实施例中所述的数据传输方法。
71.应该理解的是，虽然图12、图13的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图12、图13中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
72.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
73.请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
74.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
75.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。