半导体存储器装置及其布局以及其局部救援方法与流程

1.各种实施方式总体上涉及半导体技术，并且更具体地，涉及半导体存储器装置及其局部救援方法。


背景技术：

2.半导体存储器装置是使用诸如硅(si)、锗(ge)、砷化镓(gaas)和磷化铟(inp)之类的半导体实现的存储器装置。半导体存储器装置通常分为易失性存储器装置和非易失性存储器装置。
3.易失性存储器装置是当电源中断时其内所存储的数据丢失的存储器装置。易失性存储器装置的示例包括sram(静态ram)、dram(动态ram)和sdram(同步dram)。非易失性存储器装置是即使电源中断也保留其内所存储的数据的存储器装置。非易失性存储器装置的示例包括rom(只读存储器)、prom(可编程rom)、eprom(电可编程rom)、eeprom(电可擦除可编程rom)、闪存、pram(相变ram)、mram(磁ram)、rram(电阻ram)和fram(铁电ram)。
4.使用非易失性存储器的装置的示例包括mp3播放器、数码相机、移动电话、便携式摄像机、闪存卡和固态磁盘(ssd)。随着使用非易失性存储器作为储存装置的设备增加，非易失性存储器的容量正在迅速增加。


技术实现要素：

5.各种实施方式涉及能够提高成品率的半导体存储器装置及其局部救援方法。
6.在实施方式中，一种半导体存储器装置可以包括：多个平面，其限定在多个芯片区域中；以及救援电路，其被配置为禁用多个平面当中的故障平面并使能多个平面当中的正常平面，其中，半导体存储器装置仅用被使能的正常平面进行操作。
7.在实施方式中，一种包括多个平面的半导体存储器装置的救援方法可以包括：通过针对故障单独地测试多个平面中的每一个，获得指示多个平面中的每一个平面中是否存在故障的多个平面中的每一个平面的状态信号；以及基于多个平面中的每一个平面的状态信号来控制多个平面中的每一个是否被使能，使得故障平面被禁用并且正常平面被使能。
8.在实施方式中，一种半导体存储器装置的布局包括：多个芯片区域，所述多个芯片区域中的每一个包括在第一方向上布置的多个平面；主焊盘区域，其在垂直于第一方向的第二方向上延伸并且包括在第二方向布置的多个主焊盘；多个子焊盘区域，该多个子焊盘区域中的每一个在第二方向上延伸并且包括在第二方向上布置的多个子焊盘；其中，多个平面中的每一个对应于多个主焊盘中的一个主焊盘；其中，多个平面中的每一个直接连接至多个子焊盘中的至少一个，所述至少一个子焊盘通过重分配线连接至主焊盘中的相应一个主焊盘；并且其中，主焊盘区域在第一方向上的宽度大于子焊盘区域在第一方向上的宽度。
附图说明
9.图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的框图。
10.图2是例示了图1中包括的一个芯片区域的示例性框图。
11.图3是根据本公开的实施方式的半导体存储器装置中所包括的存储块的等效电路图。
12.图4a和图4b是例示了根据本公开的实施方式的半导体存储器装置的示例性截面图。
13.图5是例示了根据本公开的实施方式的半导体存储器装置的布局的顶视图。
14.图6是例示了联接图5的主焊盘和子焊盘的重分配线的示例性顶视图。
15.图7a至图7c是例示了根据本公开的其它实施方式的半导体存储器装置的顶视图。
16.图8是例示了根据本公开的实施方式的半导体存储器装置的局部救援方法的流程图。
17.图9的部分(a)是例示了与本公开的实施方式不同的半导体存储器装置的示例性顶视图，并且图9的部分(b)是例示了根据本公开的实施方式的半导体存储器装置的示例性顶视图。
18.图10是示意性地例示了包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
19.图11是示意性地例示了包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
20.通过本文以下并参照附图描述的示例性实施方式的描述，本公开的优点和特征以及实现这些优点和特征的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
21.因为在描述本公开的实施方式的附图中所给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所例示的事项。贯穿整个说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能模糊本公开的要旨或清楚性时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等，不应解释为限于此后列出的手段，除非另有明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一(个)”、“一种”或“该”)时，除非另有明确说明，否则冠词可以包括该名词的复数形式。
22.在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
23.另外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些仅是为了将一个组件与另一组件区别开，而不限制组件的物质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
24.如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以表示该组件不仅
直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述诸如“元件b上的元件a”、“元件b上方的元件a”、“元件b之下的元件a”和“元件b旁边的元件a”之类的位置关系时，除非明确使用术语“直接”或“紧接着”，否则在元件a和b之间可以设置一个或更多个其它元件。
25.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可行的。可以单独地或组合地实践各种示例性实施方式。
26.在下文中，将参照附图详细描述本公开的实施方式的各种示例。
27.图1是示意性地例示了根据本公开的实施方式的半导体存储器装置的框图。
28.参照图1，根据本公开的实施方式的半导体存储器装置可以包括：多个平面(plane)，所述多个平面被限定在多个芯片区域(chip)10中；以及救援电路211，其禁用多个平面(plane)当中的故障平面并使能多个平面(plane)当中的正常平面。
29.更详细地，半导体存储器装置可以包括多个芯片区域10和主焊盘区域mp。尽管图1例示了包括在半导体存储器装置中的两个芯片区域10，但是这仅出于示例的目的，并且在本公开的实施方式中的芯片区域10的数量可以是三个或更多个。
30.多个芯片区域10中的每一个可以包括存储器单元阵列(memory cell array)100和控制电路200。存储器单元阵列100可以包括多个平面(plane)，并且控制电路200可以包括救援电路(rescue circuit)211和平面状态储存单元(mrs)212。尽管图1例示了包括在一个芯片区域10中的两个平面(plane)，但是这仅出于例示的目的，并且在本公开的实施方式中，一个芯片区域10中所包括的平面(plane)的数量可以是一个或至少三个。
31.尽管未示出，但是每个平面(plane)可以包括多个存储块。如稍后将参照图3所描述的，每个存储块可以包括多个存储器单元和多个选择晶体管。存储器单元可以联接到字线，并且选择晶体管中的每一个可以联接到漏极选择线和源极选择线中的一条。存储器单元中的每一个可以存储一位或至少两位。多个存储器单元可以通过在垂直于基板表面的方向上层叠而形成三维结构。
32.在下文中，将对装置的存储器单元是闪存单元的情况进行描述，但是要注意的是，本公开不限于此。在其它实施方式中，存储器单元可以是电阻存储器单元，诸如电阻ram(reram)、相变ram(pram)或磁ram(mram)。
33.多个主焊盘20可以设置在主焊盘区域mp中。半导体存储器装置可以通过多个主焊盘20与外部装置接口连接。如以下将参照图6所描述的，多个主焊盘20可以包括平面使能焊盘。平面使能焊盘可以分别对应于平面(plane)，并且用于使能相应平面(plane)的平面使能信号可以被输入到每个平面使能焊盘。
34.可以在救援电路211的控制下独立地使能或禁用半导体存储器装置中所包括的多个平面(plane)。
35.在制造出半导体存储器装置之后，可以单独地测试半导体存储器装置中所包括的多个平面(plane)，以检查是否存在故障。
36.在测试模式下，救援电路211可以响应于通过平面使能焊盘输入的平面使能信号而单独使能平面(plane)。因此，可以针对是否存在故障，独立地测试多个平面(plane)中的每一个。
37.在测试中，通过在测试目标平面(plane)中写入数据并读取写入的数据，可以监测
在平面(plane)中是否存在故障。另选地，也可以通过检查测试目标平面(plane)中所包括的存储器单元的寿命来监测在平面(plane)中是否存在故障。在本公开中，没有规定特定的测试方法，并且可以利用任何合适的测试方法，只要该测试方法能够检查在平面中是否存在故障即可。可以通过诸如控制器或测试设备之类的外部装置来执行测试。
38.平面状态储存单元212可以存储测试结果，即，指示在多个平面(plane)中的每一个中是否存在故障的状态信号(以下称为“每个平面的状态信号(plane status)”)。
39.状态信号(plane status)可以是例如1位二进制数据。当平面(plane)处于正常状态时，相应平面的状态信号(plane status)可以设置为逻辑“1”，而当平面(plane)处于故障状态时，相应平面的状态信号(plane status)可以设置为逻辑“0”。正常状态是指其中没有故障或存在局部故障但可以修复的状态。故障状态是指已经发生致命故障且不可能修复的状态。
40.救援电路211可以基于平面状态储存单元212中所存储的每个平面的状态信号(plane status)来控制是否使能每个平面(plane)。当通过外部系统的命令请求访问特定平面(plane)时，救援电路211可以确定是否使能该平面(plane)。例如，救援电路211可以基于相应平面的状态信号(plane status)来确定要访问的平面(plane)中是否存在故障。如果要访问的平面(plane)的状态信号(plane status)为逻辑“1”，则相应平面(plane)处于正常状态并可以被使能。如果要访问的平面(plane)的状态信号(plane status)为逻辑“0”，则相应平面(plane)处于故障状态，并且相应平面(plane)可以被禁用，并且可以使能处于正常状态的不同平面(plane)。
41.图2是例示了图1中包括的一个芯片区域的示例性框图。
42.参照图2，芯片区域10可以包括存储器单元阵列100和控制电路200。
43.如以上参照图1所描述的，存储器单元阵列100可以包括多个平面(plane)，并且每个平面(plane)可以包括多个存储块。
44.存储块可以通过字线wl联接到行解码器210，并且可以通过位线bl联接到页缓冲器电路220。稍后将参照图3描述存储块。
45.控制电路200可以包括行解码器210和页缓冲器电路220。
46.行解码器210可以响应于行地址radd而选择要访问的平面(plane)，并且可以从包括在被选平面(plane)中的存储块当中选择任意一个存储块。行解码器210可以向联接到被选存储块的字线wl传送操作电压。
47.在行解码器210中可以包括救援电路211和平面状态储存单元212。然而，这仅是出于示例的目的，并且救援电路211和平面状态储存单元212可以与行解码器210分开设置。
48.救援电路211可以基于平面状态储存单元212中存储的每个平面的状态信号(plane status)来控制平面(plane)，使得能够独立地使能或禁用平面(plane)。
49.这样，通过控制平面(plane)的配置，使得能够独立地使能或禁用这些平面。因此，如果某个平面具有故障，则禁用该平面以防止使用故障平面，从而可以配置仅利用其余正常平面进行操作的局部救援的半导体存储器装置。
50.页缓冲器电路220可以包括分别联接到位线bl的多个页缓冲器。页缓冲器可以通过位线bl联接到存储器单元阵列100，并且可以通过感测位线bl的信号来检测存储器单元阵列100的存储器单元中所存储的数据。页缓冲器可以基于其内接收到的数据信号data向
位线bl施加信号，并且因此可以将数据写入存储器单元阵列100的存储器单元。
51.图3是根据本公开的实施方式的半导体存储器装置中所包括的存储块的等效电路图。
52.参照图3，存储块blk可以包括联接在多条位线bl和公共源极线csl之间的多个单元串cstr。
53.单元串cstr中的每一个可以联接在相应位线bl和公共源极线csl之间。单元串cstr中的每一个可以包括联接到公共源极线csl的源极选择晶体管sst、联接到位线bl的漏极选择晶体管dst以及联接在源极选择晶体管sst和漏极选择晶体管dst之间的多个存储器单元mc。源极选择晶体管sst的栅极可以联接至源极选择线ssl。存储器单元mc的栅极可以分别联接到相应字线wl。漏极选择晶体管dst的栅极可以联接至漏极选择线dsl。
54.源极选择线ssl、字线wl和漏极选择线dsl可以在垂直于位线bl的方向上设置。源极选择线ssl、字线wl和漏极选择线dsl可以通过在垂直方向上层叠在基板的表面上而形成三维结构。
55.存储块blk中所包括的存储器单元mc可以被划分为物理页单元或逻辑页单元。例如，共享一条字线wl并联接到不同单元串cstr的存储器单元mc可以配置一个物理页pg。这样的页可以是读取操作的基本单元。
56.例如，图3例示了在每个单元串cstr中设置一个漏极选择晶体管dst和一个源极选择晶体管sst。然而，要注意的是，可以在每个单元串cstr中设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
57.图4a和图4b是例示了根据本公开的实施方式的半导体存储器装置的示例性截面图。
58.参照图4a，在实施方式中，半导体存储器装置可以包括外围晶圆pw和接合到外围晶圆pw上的单元晶圆cw。存储器单元阵列100可以设置在单元晶圆cw中，并且控制电路200可以设置在外围晶圆pw中。
59.半导体存储器装置的芯片区域10可以通过划线道sl彼此联接。每个芯片区域10可以包括沿垂直方向上下交叠设置的存储器单元阵列100和控制电路200。
60.在另一实施方式中，如图4b所示，半导体存储器装置可以包括单元晶圆cw、第一外围晶圆pw1和第二外围晶圆pw2。每个控制电路200可以被划分为第一电路部200a和第二电路部200b。控制电路200的第一电路部200a可以设置在第一外围晶圆pw1中，并且控制电路200的第二电路部200b可以设置在第二外围晶圆pw2中。
61.虽然图4b例示了接合到第一外围晶圆pw1和第二外围晶圆pw2上的单元晶圆cw，但是这仅出于示例目的。作为另一示例，第一外围晶圆可以接合到单元晶圆上，并且第二外围晶圆可以接合到第一外围晶圆上。
62.如图4a和图4b所示，如果存储器单元阵列100和控制电路200在分离的晶圆上制造，则存储器单元阵列100将不受控制电路200的制造工艺的影响，并且控制电路200将不受存储器单元阵列100的制造工艺的影响。因此，在选择存储器单元阵列100和控制电路200的制造中所使用的材料时，选择范围变得更宽，并且可以考虑性能和成本来选择材料，这有利于提高性能并降低成本。
63.已知一种层叠封装技术，其中多个半导体存储器装置垂直层叠以形成一个封装
件。半导体存储器装置具有其中接合有多个晶圆的结构并且各自具有大的厚度，因此可能难以将大容量封装件制造为等于或小于规格中所要求的厚度。然而，根据本公开的实施方式，包括在半导体存储器装置中的芯片区域10通过划线道sl水平地联接。因此，即使通过减少要层叠的半导体存储器装置的数量来降低封装件的高度，也可以实现高容量的封装件，诸如在图4a和图4b所示的示例中那样。
64.图5是例示了根据本公开的实施方式的半导体存储器装置的布局的顶视图。图6是例示了联接图5的主焊盘和子焊盘的重分配线的示例性顶视图。为了简化图示，在图6中省略了密封区域的图示。
65.参照图5，可以在半导体存储器装置的边缘处形成密封区域seal。多个芯片区域10和主焊盘区域mp可以设置在由密封区域seal围绕的区域中。密封区域seal可以设置为围绕作为组成部件的多个芯片区域10和主焊盘区域mp，并且可以用于保护多个芯片区域10和主焊盘区域mp。
66.半导体存储器装置可以是晶圆级制造的，并且可以在被完整制造后通过晶圆切割工艺而被个体化。在切割晶圆时可能出现裂纹。裂纹可以从半导体存储器装置的边缘向内部行进。密封区域seal可以用于抑制裂纹行进或者使裂纹停止行进，从而防止芯片区域10和主焊盘区域mp被裂纹损坏。另外，密封区域seal可以用来阻挡湿气的渗入，从而防止芯片区域10被湿气损坏。
67.多个芯片区域10和主焊盘区域mp可以在由密封区域seal围绕的内部区域内沿第一方向fd设置或布置。
68.例如，主焊盘区域mp可以设置在内部区域的边缘处，以具有在第二方向sd上延伸的形状。在主焊盘区域mp中，可以在第二方向sd上布置多个主焊盘20，第二方向sd可以是主焊盘区域mp的延伸方向。尽管未示出，但是诸如凸块或布线之类的外部联接构件可以接合到每个主焊盘20。也就是说，主焊盘20是与外部联接构件接合的接合焊盘。为了允许外部联接构件接合到其上，主焊盘20具有最小预定尺寸。
69.多个芯片区域10中的每一个可以包括多个平面(plane)和与多个平面(plane)平行地设置的子焊盘区域sp。多个平面(plane)和子焊盘区域sp可以在第一方向fd上设置，并且子焊盘区域sp可以被配置为具有在第二方向sd上延伸的形状。在子焊盘区域sp中，可以在第二方向sd上布置多个子焊盘11，第二方向sd可以是子焊盘区域sp的延伸方向。子焊盘11中的每一个可以通过将在下面参照图6描述的重分配线联接到相应主焊盘20，因此可以通过相应主焊盘20联接到外部装置。
70.子焊盘11是不与外部联接构件接合的非接合焊盘，并且可以具有小于主焊盘20的尺寸。与接合至诸如凸块或布线之类的外部联接构件的主焊盘20不同，由于没有外部联接构件接合到子焊盘11，因此子焊盘11可以被配置为小于主焊盘20的尺寸。
71.子焊盘区域sp在第一方向fd上的宽度可以小于主焊盘区域mp在第一方向fd上的宽度。子焊盘11在第一方向fd上的宽度可以小于主焊盘20在第一方向fd上的宽度，这使得用于设置子焊盘11的子焊盘区域sp被配置为在第一方向fd上的宽度小于用于设置主焊盘20的主焊盘区域mp在第一方向fd上的宽度。
72.参照图6，子焊盘11中的每一个可以通过重分配线rdl联接到相应主焊盘20。
73.主焊盘20可以包括多个平面使能焊盘。平面使能焊盘可以分别对应于半导体存储
器装置中所包括的平面(plane)，并且用于使能相应平面(plane)的平面使能信号可以被输入到每个平面使能焊盘。平面使能焊盘可以设置为数量与半导体存储器装置中所包括的平面(plane)的数量相同。图6例示了包括四个平面(plane)的结构。在这种情况下，可以将主焊盘20中的四个分配为用于输入平面使能信号pe1至pe4的平面使能焊盘。
74.除了平面使能焊盘以外，其它主焊盘20可以包括例如电源焊盘(vcc)、接地焊盘(vss)、控制焊盘(nce、cle、ale、nwe等)和数据焊盘(dq0至dq7)。因为这些焊盘在本领域中是公知的，所以将省略对这些焊盘的详细描述。
75.图7a至图7c是例示了根据本公开的其它实施方式的半导体存储器装置的顶视图。为了图示简单起见，在图7a至图7c中省略了联接主焊盘和子焊盘的重分配线的图示。
76.参照图7a，半导体存储器装置可以包括四个芯片区域10。主焊盘区域mp可以被配置在由密封区域seal所围绕的内部区域的中央部分处，以具有在第二方向sd上延伸的形状。两个芯片区域10可以沿第一方向fd设置在主焊盘区域mp在第一方向上的两侧中的每一侧上。
77.每个芯片区域10可以包括四个平面(plane)。子焊盘区域sp可以被配置在芯片区域10的中央部分处，以具有在第二方向sd上延伸的形状。两个平面(plane)可以设置在子焊盘区域sp在第一方向fd上的两侧上。子焊盘区域sp的一侧上的平面(plane)可以沿第二方向sd设置。例如，芯片区域中的四个平面可以按两行两列布置，并且子焊盘区域sp布置在列之间。
78.半导体存储器装置中包括的所有芯片区域10可以具有基本相同的结构。在该示例中，所有芯片区域10的子焊盘布局结构可以相同。
79.半导体存储器装置中所包括的芯片区域10不一定必须具有相同的结构。作为另一示例，一些芯片区域10可以具有与其它芯片区域对称的结构。在这种情况下，一些芯片区域10的子焊盘布局结构和其它芯片区域10的子焊盘布局结构可以彼此对称。
80.例如，在图7b中，位于主焊盘区域mp的左侧上的芯片区域10和位于主焊盘区域mp的右侧上的芯片区域10可以横跨主焊盘区域mp彼此对称。位于主焊盘区域mp的左侧的芯片区域10的子焊盘11和位于主焊盘区域mp的右侧的芯片区域10的子焊盘11可以位于在第一方向fd上延伸的虚拟线l-l
′
的相对侧。
81.参照图7c，子焊盘区域sp可以设置在芯片区域10的外部，并且设置在每个子焊盘区域sp在第一方向fd上的两侧上的芯片区域10可以共同联接到一个子焊盘区域sp并且共享所述一个子焊盘区域sp。
82.半导体存储器装置可以包括多个主焊盘区域mp。主焊盘区域mp的数量小于子焊盘区域sp的数量。作为示例，图7c例示了主焊盘区域mp的数量为两个并且子焊盘区域sp的数量为四个的情况。
83.图7a至图7c所示的半导体存储器装置的结构仅是出于例示的目的，并且根据本公开的实施方式的半导体存储器装置的结构可以以各种方式改变。
84.图8是例示了根据本公开的实施方式的半导体存储器装置的局部救援方法的流程图。
85.参照图1和图8，首先，在测试模式下，当单独测试多个平面(plane)时，可以获得指示在平面(plane)中的每一个中是否存在故障的每个平面的状态信号(plane status)
(s810)。
86.在步骤s810，救援电路211可以分别响应于通过平面使能焊盘输入的平面使能信号而独立地使能多个平面(plane)。因此，针对是否存在故障，可以测试多个平面(plane)中的每一个平面。各自通过测试而获得的每个平面的状态信号(plane status)可以存储在平面状态储存单元212中。
87.基于每个平面的状态信号(plane status)，可以控制每个平面，使得故障平面(plane)被禁用。在步骤s820中，仅使能其余的正常平面(plane)。
88.在步骤s820，从外部施加地址。
89.此后，救援电路211可以基于平面状态储存单元212中存储的每个平面的状态信号(plane status)来辨别与接收到的地址相对应的平面(plane)是处于正常状态还是处于故障状态。如果与接收到的地址相对应的平面(plane)是正常的，则救援电路211可以使能相应平面(plane)。如果与接收到的地址相对应的平面(plane)是有故障的，则救援电路211可以禁用相应的平面(plane)，并且可以使能另一正常平面(plane)代替相应故障平面(plane)。
90.这样，根据本公开的实施方式，如果与从外部施加的地址相对应的平面(plane)是故障平面，则可以禁用相应平面(plane)，从而抑制故障平面(plane)被访问，并且因此可以仅使用其余正常平面(plane)执行操作。因此，即使当一些平面(plane)有故障时，其余的正常平面(plane)也可以被挽救，从而可以配置存储容量减小的半导体存储器装置。以这种方式救援的半导体存储器装置可以被批量生产为局部救援的半导体存储器装置。
91.例如，如图5所示，在128gb
×
2平面
×
2芯片的结构中，在检查出两个平面有故障的情况下，可以根据通过局部救援而将容量减小至一半的产品规格来批量生产半导体存储器装置。
92.图9中的部分(a)是例示了与本公开的实施方式不同的半导体存储器装置的示例性顶视图，并且图9中的部分(b)是例示了根据本公开的实施方式的半导体存储器装置的示例性顶视图。
93.参照图9的部分(a)，可以为每个芯片区域10提供主焊盘区域mp和密封区域seal。例如，可以提供分别对应于两个芯片区域10的两个主焊盘区域mp，并且可以提供两个密封区域seal，每个密封区域seal围绕一个芯片区域10和一个主焊盘区域mp。
94.参照图9的部分(b)，根据本公开的实施方式，可以为多个芯片区域10提供一个主焊盘区域mp和一个密封区域seal。由于此事实，与图9的部分(a)的情况相比，可以减小由主焊盘区域mp和密封区域seal所消耗的面积，并且因此，可以将半导体存储器装置配置为小尺寸。
95.当然，根据本公开的实施方式，尽管存在由于增加子焊盘区域sp而导致尺寸增加的因素，但是因为如以上参照图5所描述的子焊盘11具有比主焊盘20更小的尺寸，所以子焊盘区域sp可以以比主焊盘区域mp小的面积来配置。因此，即使考虑半导体存储器装置的尺寸由于子焊盘区域sp而稍微增加，根据本公开的减小半导体存储器装置的整体尺寸的效果仍然有效。通过比较图9的部分(a)和图9的部分(b)，可以看出，本公开的实施方式(图9的部分(b))的宽度比对照例(图9的部分(a))小宽度h。因此，部分(b)中的装置的尺寸比部分(a)中的装置的尺寸小与宽度h相对应的尺寸。
96.图10是示意性地例示了包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
97.参照图10，根据实施方式的存储器系统600可以包括非易失性存储器装置(vnm装置)610和存储器控制器620。
98.非易失性存储器装置(vnm装置)610可以由上述半导体存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(vnm装置)610。通过组合非易失性存储器装置(vnm装置)610和存储器控制器620，可以提供存储卡或固态磁盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
99.纠错码块(ecc)624检测并校正从非易失性存储器装置(vnm装置)610读取的数据中所包括的错误。
100.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置(vnm装置)610接口连接。处理单元(cpu)622执行用于存储器控制器620的数据交换的一般控制操作。
101.尽管附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口的代码数据。非易失性存储器装置(vnm装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
102.如上所述，根据本实施方式的存储器系统600可以被设置为发生错误的可能性低的高可靠性的存储介质。具体而言，本实施方式的非易失性存储器装置可以被包括在当前正在积极研究的诸如固态磁盘(ssd)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(快速外围组件互连)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子器件)协议。
103.图11是示意性例示了包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
104.参照图11，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(cpu)720、ram 730、用户接口740和调制解调器750(诸如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(cis)、移动dram等。例如，存储器系统710可以配置使用非易失性存储器来存储数据的ssd(固态驱动器/磁盘)。否则，存储器系统710可以被设置为融合闪存(例如，onenand闪存)。
105.尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书来解释，并且涵盖落入所附权利要求书范围内的所有等同形式。
106.相关申请的交叉引用
107.本技术要求于2020年11月6日向韩国知识产权局提交的韩国专利申请no.10-2020-0147595的优先权，该韩国专利申请通过引用将其全部内容合并于此。