SRAM存储单元、运行方法及SRAM存储器与流程

sram存储单元、运行方法及sram存储器
技术领域
1.本技术属于半导体技术领域，尤其涉及一种sram存储单元、运行方法及sram存储器。


背景技术：

2.半导体存储器根据存储数据的方式不同，可分为随机存取存储器(random access memory，ram)和只读存储器(read
‑
only memory，rom)两大类。随机存取存储器(ram)又可分为静态随机存取存储器(static random access memory，sram)和动态随机存取存储器(dynamic random access memory，dram)。与dram相比，sram具有更快的读写速度，而且sram不需要周期性刷新存储的信息，其设计和制造相对简单。
3.存储单元是sram存储器中最基本、最重要的组成部分，占据了整个sram存储器面积的大部分。存储单元的稳定性决定了存储器的数据可靠性。
4.但是，由于制程微缩，存储单元所包含的器件尺寸越来越小。器件尺寸越小，散热就越差，进而出现自加热效应(self heating effect，she)。当器件散热差引起器件温度上升时，sram存储器的操作速度和最小操作电压将受影响。
5.由此，亟待一种能降低自加热效应对sram存储器的操作速度和最小操作电压影响的方案。


技术实现要素：

6.本技术实施例提供了一种sram存储单元、运行方法及sram存储器，可以降低自加热效应对sram存储器的操作速度和最小操作电压的影响。
7.为达到上述目的，本技术采用如下技术方案：
8.第一方面，提供了一种sram存储单元，包括：交叉耦合的第一反相器和第二反相器；以及与所述第一反相器、所述第二反相器均连接的选择控制器；所述第一反相器和所述第二反相器还均与以提供正电压的第一电压端连接，所述选择控制器还与接地端和以提供负电压的第二电压端连接；
9.在读取阶段，所述选择控制器用于控制所述第一反相器与所述第二电压端连接，所述选择控制器还用于控制所述第二反相器与所述接地端连接；
10.在写入阶段，所述选择控制器用于控制所述第一反相器与所述接地端连接，所述选择控制器还用于控制所述第二反相器与所述第二电压端连接。
11.本技术实施例提供了一种sram存储单元，通过在读取阶段和写入阶段，分别让sram存储单元包括的两个反相器中的一个反相器由连接接地端变为连接提供负电压的电压端，从而增大该反相器两端的电压差，由此，来抵销自加热效应产生的负面影响，提高读写速度，降低自加热效应对sram存储单元的操作速度和最小操作电压的影响。
12.在第一方面一种可能的实现方式中，所述sram存储单元还包括：第一传输门晶体管和第二传输门晶体管；所述第一传输门晶体管的栅极与字线连接，所述第一传输门晶体
管的第一极与所述第一反相器、所述第二反相器连接于第一存储节点，所述第一传输门晶体管的第二极与第一位线连接；所述第二传输门晶体管的栅极与所述字线连接，所述第二传输门晶体管的第一极与所述第一反相器、所述第二反相器连接于第二存储节点，所述第二传输门晶体管的第二极与第二位线连接。
13.在第一方面一种可能的实现方式中，所述第一反相器包括：第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管的栅极与所述第二存储节点连接，所述第一上拉晶体管的第一极与所述第一电压端连接，所述第一上拉晶体管的第二极与所述第一存储节点连接；所述第一下拉晶体管的栅极与所述第二存储节点连接，所述第一下拉晶体管的第一极与所述第一存储节点连接，所述第一下拉晶体管的第二极与所述选择控制器连接。
14.在第一方面一种可能的实现方式中，所述第二反相器包括：第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管的栅极与所述第一存储节点连接，所述第二上拉晶体管的第一极与所述第一电压端连接，所述第二上拉晶体管的第二极与所述第二存储节点连接；所述第二下拉晶体管的栅极与所述第一存储节点连接，所述第二下拉晶体管的第一极与所述第二存储节点连接，所述第二下拉晶体管的第二极与所述选择控制器连接。
15.在第一方面一种可能的实现方式中，所述第一上拉晶体管和第二上拉晶体管均为p型晶体管，所述第一传输门晶体管、所述第二传输门晶体管、所述第一下拉晶体管、所述第二下拉晶体管均为n型晶体管。
16.第二方面，提供一种sram存储单元运行方法，应用于如第一方面或第一方面中任意可能实现方式中所述的sram存储单元中，该方法包括：
17.在读取阶段，所述选择控制器控制所述第一反相器与所述第二电压端连接，所述选择控制器还控制所述第二反相器与所述接地端连接；在写入阶段，所述选择控制器控制所述第一反相器与所述接地端连接，所述选择控制器还控制所述第二反相器与所述第二电压端连接。
18.第三方面，提供一种sram存储器，包括如如第一方面或第一方面中任意可能实现方式中所述的sram存储单元，以及所述字线、所述第一位线和所述第二位线。
19.第二方面和第三方面的有益效果可参考上述第一方面的有益效果，在此不再赘述。
附图说明
20.图1是一种sram存储单元的结构示意图；
21.图2是图1中的反相器的结构示意图；
22.图3是图1在读取阶段的等效电路图；
23.图4是图1在写入阶段的等效电路图。
24.附图标记：
[0025]1‑
sram存储器；2
‑
sram存储单元；10
‑
第一反相器；20
‑
第二反相器；30
‑
选择控制器。
具体实施方式
[0026]
为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对
本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
[0027]
除非另作定义，本技术使用的技术术语或者科学术语应当为本领域技术人员所理解的通常意义。本技术说明书以及权利要求书中使用的术语“第一”、“第二”、“第三”、“第四”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。由此，限定有“第一”、“第二”、“第三”、“第四”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0028]“左”、“右”、“上”以及“下”等方位术语是相对于附图中的显示组件示意放置的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据阵列基板或显示装置所放置的方位的变化而相应地发生变化。
[0029]
在现有技术中，由于制程微缩，存储单元所包含的器件尺寸越来越小。例如从28nm开始，器件尺寸越小，散热就越差，从而出现自加热效应。当器件散热差引起器件温度上升时，sram的操作速度和最小操作电压将受影响。
[0030]
比如，由于自加热效应的产生，器件温度逐渐升高，sram存储器在读取数据时，器件的读取电流(read current)将变小，读取电流变小，将使得sram的读取速度变慢。
[0031]
同样的，由于自加热效应的产生，器件温度逐渐升高，sram存储器在写入数据时，器件的写入电流(write current)也将变小，写入电流变小，将使得sram的写入速度变慢。
[0032]
当该器件指的是鳍式场效应晶体管(fin field
‑
effect transistor，finfet)时，自加热效应在finfet的金属闸极处尤为明显，自加热效应会降低sram的操作速度和最小操作电压。由于产生的热量无法消散，使得器件环境温度上升，温度上升导致本应该处于关断状态的器件还能产生电流，从而造成漏电，使得sram的功耗上升。
[0033]
此外，当器件为绝缘衬底上的硅(silicon
‑
on
‑
insulator，soi)、nano
‑
sheet、甚至是全环绕栅极晶体管(gate
‑
all
‑
around field
‑
effect transistor，gaafet)时，也会面临相同问题，进而影响到sram存储器的操作速度和最小操作电压。
[0034]
有鉴于此，本技术实施例提供一种sram存储单元，通过在读取阶段和写入阶段，分别让sram存储单元包括的两个反相器中的一个反相器，由连接接地端变为连接提供负电压的电压端，从而增大该反相器两端的电压差，由此，来抵销自加热效应产生的负面影响，提高读写速度，降低自加热效应对sram存储单元的操作速度和最小操作电压的影响。
[0035]
下面结合附图对本技术实施例提供的sram存储单元的结构进行详细说明。
[0036]
图1示出了一种sram存储单元2的结构示意图。如图1所示，本技术实施例提供了一种sram存储单元2，该sram存储单元2包括：
[0037]
交叉耦合的第一反相器10和第二反相器20；以及与第一反相器10、第二反相器20均连接的选择控制器30；第一反相器10和第二反相器20还均与以提供正电压的第一电压端连接，选择控制器30还与接地端和以提供负电压的第二电压端连接。
[0038]
应理解，接地端提供的是“0”v电压。
[0039]
在读取阶段，选择控制器30用于控制第一反相器10与第二电压端连接，选择控制器30还用于控制第二反相器20与接地端连接。
[0040]
在写入阶段，选择控制器30用于控制第一反相器10与接地端连接，选择控制器30
还用于控制第二反相器20与第二电压端连接。
[0041]
应理解，在读取阶段，由于第一反相器10与提供负电压的第二电压端连接，所以，第一反相器10连接第一电压端和第二电压端的两端之间的电压差比第二反相器连接第一电压端和接地端两端的电压差要大。基于此，相对于现有技术中第一反相器10连接接地端来说，本技术通过增大读取阶段的第一反相器10两端的电压差，可以抵销自加热效应产生的负面影响。
[0042]
应理解，在写入阶段，由于第二反相器20与提供负电压的第二电压端连接，所以，第二反相器20连接第一电压端和第二电压端的两端之间的电压差比第一反相器10连接第一电压端和接地端两端的电压差要大。基于此，相对于现有技术中第二反相器20连接接地端来说，本技术通过增大写入阶段的第二反相器20两端的电压差，可以抵销自加热效应产生的负面影响。
[0043]
本技术实施例提供一种sram存储单元，通过在读取阶段和写入阶段，分别让sram存储单元包括的两个反相器中的一个反相器由连接接地端变为连接提供负电压的电压端，从而增大该反相器两端的电压差，由此，来抵销自加热效应产生的负面影响，提高读写速度，降低自加热效应对sram存储单元的操作速度和最小操作电压的影响。
[0044]
可选地，如图1所示，sram存储单元2还包括：第一传输门晶体管和第二传输门晶体管。
[0045]
第一传输门晶体管的栅极与字线连接，第一传输门晶体管的第一极与第一反相器、第二反相器20连接于第一存储节点，第一传输门晶体管的第二极与第一位线连接。
[0046]
第二传输门晶体管的栅极与字线连接，第二传输门晶体管的第一极与第一反相器、第二反相器20连接于第二存储节点，第二传输门晶体管的第二极与第二位线连接。
[0047]
可选地，如图1所示，第一反相器包括：第一上拉晶体管和第一下拉晶体管。
[0048]
第一上拉晶体管的栅极与第二存储节点连接，第一上拉晶体管的第一极与第一电压端连接，第一上拉晶体管的第二极与第一存储节点连接。
[0049]
第一下拉晶体管的栅极与第二存储节点连接，第一下拉晶体管的第一极与第一存储节点连接，第一下拉晶体管的第二极与选择控制器30连接。
[0050]
可选地，如图1所示，第二反相器20包括：第二上拉晶体管和第二下拉晶体管。
[0051]
第二上拉晶体管的栅极与第一存储节点连接，第二上拉晶体管的第一极与第一电压端连接，第二上拉晶体管的第二极与第二存储节点连接。
[0052]
第二下拉晶体管的栅极与第一存储节点连接，第二下拉晶体管的第一极与第二存储节点连接，第二下拉晶体管的第二极与选择控制器30连接。
[0053]
可选地，如图1所示，第一上拉晶体管和第二上拉晶体管均为p型晶体管，第一传输门晶体管、第二传输门晶体管、第一下拉晶体管、第二下拉晶体管均为n型晶体管。
[0054]
应理解，在所示的图1中，sram存储单元2在标为“sn”的第一存储节点和“snb”的第二存储节点上以真实和互补形式存储数据。位线(bit line)，有时称为“数字”线。在标为“bl”的第一位线和标为“blb”的第二位线条上以真实和互补形式从sram存储单元2发送和接收数据。
[0055]
应理解，第一传输门晶体管pg
‑
1和第二传输门晶体管pg
‑
2在读取和写入阶段，提供对sram存储单元2的第一存储节点和第二存储节点的访问，并且响应于字线“wl”上的电
压将第一存储节点连接至第一位线，将第二存储节点连接至第二位线。
[0056]
应理解，sram存储单元2的存储部分由组成第一反相器10和第二反相器的交叉连接对的四个晶体管形成。其中，第一上拉晶体管pu
‑
1和第一下拉晶体管pd
‑
1形成在第一存储节点sn处具有输出的第一反相器10。第二上拉晶体管pu
‑
2和第二下拉晶体管pd
‑
2形成在第二存储节点snb处具有输出的第二反相器。第一反相器10的输入为第二存储节点snb，并连接至第一上拉晶体管pu
‑
1和第一下拉晶体管pd
‑
1的栅极，以及第二反相器20的输入为第一存储节点sn，并连接至第二上拉晶体管pu
‑
2和第二下拉晶体管pd
‑
2的栅极。
[0057]
例如，图2为第一反相器10或第二反相器20的结构示意图。其中，a为输入，q为输出。
[0058]
如图1所示，第一上拉晶体管pu
‑
1和第二上拉晶体管pu
‑
2为p型晶体管；当这些p型晶体管的栅极电压在阈值电压之下时，这些p型晶体管将导通并且将标为“vdd”的第一电压端的正电压供给对应的存储节点，从而在输出的节点上“上拉”。第一下拉晶体管pd
‑
1和第二下拉晶体管pd
‑
2为n型晶体管，当这些n型晶体管的栅极电压超过预定阈值电压时，这些n型晶体管将导通并将对应的存储节点由选择控制器30控制连接至标为“gnd”的接地端或提供负电压的电压端(如图1中所示的“vss”)。
[0059]
下面以第一上拉晶体管pu
‑
1和第二上拉晶体管pu
‑
2为p型晶体管，第一传输门晶体管pg
‑
1、第二传输门晶体管pg
‑
2、第一下拉晶体管pd
‑
1和第二下拉晶体管pd
‑
2均为n型晶体管为例，结合图1、图3和图4对sram存储单元读写方法进行详细说明。
[0060]
在操作过程中，sram存储单元2一共有3个阶段，分别为：读取阶段、写入阶段和数据保持阶段。
[0061]
图3示出了图2所示的sram存储单元2在读取阶段的等效电路图。
[0062]
如图3所示，在读取阶段，位线bl和位线blb首先被充电至正电压，然后，把字线wl也充到正电压，使得第一传输门晶体管pg
‑
1和第二传输门晶体管pg
‑
2导通，第一存储节点sn向第一位线bl以及第二存储节点snb向第二位线blb分别进行放电，使其中一根位线电压下降第一电压差，另一根位线电压保持正电压不变，灵敏放大器放大这个第一电压差使数据被读出。此处，选择控制器30控制第一反相器10与以提供负电压的第二电压端连接，第二反相器20与接地端连接。
[0063]
图4示出了图2所示的sram存储单元2在写入阶段的等效电路图。
[0064]
如图4所示，在写入阶段，先根据要写入的数据的大小，将一根位线预先充至正电压，同时另一根位线放电到地电平。然后，使字线wl充电至正电压，使得第一传输门晶体管pg
‑
1和第二传输门晶体管pg
‑
2导通，第一位线bl向第一存储节点sn以及第二位线blb向第二存储节点snb分别进行充放电。此处，选择控制器30控制第一反相器10与接地端连接，第二反相器20与以提供负电压的第二电压端连接。
[0065]
在数据保持阶段，第一传输门晶体管pg
‑
1和第二传输门晶体管pg
‑
关闭，则sram存储单元2将不确定地维持第一存储节点sn和第二存储节点snb处的互补值。这是因为交叉连接反相器对中的每个反相器都驱动另一个反相器的输入，从而维持第一存储节点sn和第二存储节点snb处的电压。此处，选择控制器30控制第一反相器10和第二反相器20均与接地端连接。
[0066]
本技术实施例还提供一种sram存储器，包括如上所述的sram存储单元，以及字线、
第一位线和第二位线。
[0067]
在使用该sram存储单元2的sram存储器1中，可以以行和列来配置多个sram存储单元2，并且通常通过位线对(包括第一位线和第二位线)形成列，在各个位线对之间设置sram存储单元2。
[0068]
本技术实施例提供的sram存储器1的有益效果与上述sram存储单元的有益效果相同，在此不再赘述。
[0069]
以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。