NOR闪存阵列及其数据写入方法、读取方法及擦除方法与流程

nor闪存阵列及其数据写入方法、读取方法及擦除方法
技术领域
1.本发明涉及闪存技术领域，特别涉及一种nor闪存阵列及数据写入方法、数据读取方法及数据擦除方法。


背景技术：

2.闪存(flashmemory)是一种非易失性(或非挥发性，nonvolatile)的半导体存储芯片，其在断电情况下仍能保持所存储的数据信息。而且，闪存具有体积小、功耗低、不易受物理破坏的优点，因而得到了广泛的应用。
3.现有的nor闪存阵列中，例如1t(1transistor)、2t(2transistor)或是分离栅(split gate)nor闪存存储阵列(memoryarray)，同一列上的多个存储单元(cell)均与同一条位线连接，并且，这些连接同一条位线(bit line)的存储单元为并联关系，当某个字线(word line)被选中后，就可以对连接该字线的各个存储单元进行读取操作，具有较高的读取速率。
4.图1为现有的一种2tnor闪存阵列的架构图。如图1所示，该2tnor闪存阵列中，每个存储单元10包括一个存储管101和一个源线选择管102。具体的，存储管101的漏极连接至位线(bite line，bl)，而源极与源线选择管102的漏极连接，源线选择管102的源极连接至共同源线(common source line，csl)。此外，该闪存阵列中，处于同一行的多个存储管101的栅极连接同一条字线(word line，wl)，而处于同一行的多个源线选择管102的栅极连接同一条源线选择线(sourceline selected line，ssl)。可以看出，同一列上的各个存储管101(相对位线)以并联架构连接。
5.但是，如图1所示的这种并联架构中，同一列的每个存储管101均并联到同一条位线上，使得nor闪存阵列中位线的连接和金属走线占用面积较大，降低了nor闪存阵列的存储密度。而且，该nor闪存阵列中，每个存储管101均配置了一个独立的源线选择管102，导致存储单元10占用的面积较大，降低了nor闪存阵列的存储密度，提高了单元存储容量的成本。


技术实现要素：

6.本发明提供一种nor闪存阵列，可以提高nor闪存阵列的存储密度，降低单元存储容量的成本。本发明另外提供所述nor闪存阵列的数据写入方法、数据读取方法及数据擦除方法。
7.为了实现上述目的，本发明提供一种nor闪存阵列。所述nor闪存阵列包括：
8.行列排布的多个存储单元，每个所述存储单元包括依次串联连接的源线选择管和n个存储管，并且具有总源极端和总漏极端，所述源线选择管的源极作为所述存储单元的总源极端，每个所述存储单元中的源线选择管和n个存储管沿列方向排布，而同一行上各个存储单元中的源线选择管沿行方向排布，n大于等于2；
9.多条位线，每条所述位线沿列方向延伸，并且连接同一列上各个存储单元的总漏
极端；
10.多条共同源线，每条所述共同源线沿行方向延伸，并且连接同一行上各个存储单元的总源极端；
11.多条字线，每条所述字线沿行方向延伸，且连接同一行上各个存储单元中串接位置相同的存储管的栅极；
12.多条源线选择线，每条所述源线选择线沿行方向延伸，并且连接同一行上各个存储单元中源线选择管的栅极。
13.可选的，每个所述存储单元还包括一位线选择管，所述位线选择管的源极与所述n个存储管中未与其它存储管连接的漏极连接，所述位线选择管的漏极为所述存储单元的总漏极端。
14.可选的，所述nor闪存阵列还包括多条位线选择线，每条所述位线选择线沿行方向延伸，并且连接同一行上各个存储单元中位线选择管的栅极。
15.可选的，所述行列排布的多个存储单元设置于衬底上的同一注入阱表面。
16.可选的，所述nor闪存阵列的数据写入、数据读取和数据擦除操作均以页为单位，连接同一条字线的所有存储管位于同一页，一页对应一条所述字线；其中，所述nor闪存阵列能够选择任一页地址并对所述页地址对应的存储管进行数据写入、数据读取和数据擦除。
17.可选的，同一个所述存储单元相邻的两个存储管中，一个所述存储管的源极和另一个所述存储管的漏极直接相接。
18.可选的，所述注入阱为p型，所述存储单元、所述源线选择管和所述位线选择管均为n型。
19.可选的，所述注入阱为n型，所述存储单元、所述源线选择管和所述位线选择管均为p型。
20.可选的，至少部分行的所述存储单元中，每两行所述存储单元的源线选择管相邻，并且总源极端连接同一条共同源线。
21.本发明还提供上述nor闪存阵列的数据写入方法，所述数据写入方法包括：
22.对所述注入阱施加第一负电压；
23.对于需写入的存储管所在的存储单元及与所述需写入的存储管所在的存储单元同行的存储单元，对应的位线选择线上施加大于零且小于电源电压的电压，对应的源线选择线上施加第一负电压，所述需写入的存储管连接的位线上施加第一负电压，无需写入的存储管连接的位线上施加抑制电压，所述抑制电压大于零且小于等于电源电压，对应的共同源线上施加第二负电压，所述第二负电压大于所述第一负电压且小于零，所述需写入的存储管连接的字线上施加第一正电压，所述无需写入的存储管连接的字线上施加开启电压，所述开启电压小于所述第一正电压且使得所述未选中存储单元处于开启状态；
24.对于与所述需写入的存储管所在的存储单元不同行的其它存储单元，对应的位线选择线、字线以及源线选择线上均施加第一负电压。
25.可选的，通过调整所述开启电压的大小，调制所述需写入的存储管的沟道电流的大小。
26.本发明还提供上述nor闪存阵列的数据读取方法，所述数据读取方法包括：
27.对所述注入阱和所述共同源线均施加零伏电压；
28.对于需读取的存储管所在的存储单元及与所述需读取的存储管所在的存储单元同行的存储单元，对应的所述位线选择线和所述源线选择线上均施加第二正电压，所述需读取的存储管连接的字线上施加零伏电压，无需读取的存储管连接的字线上施加第三正电压，以使得所述无需读取的存储管处于开启状态，所述需读取的存储管连接的位线上施加第四正电压，所述无需读取的存储管连接的位线上施加零伏电压；
29.对于与所述需读取的存储管所在的存储单元不同行的其它存储单元，对应的位线选择线、源线选择线和字线上均施加零伏电压。
30.可选的，通过调整所述第三正电压的大小，调制所述需读取的存储管的沟道电流的大小。
31.本发明还提供上述nor闪存阵列的数据擦除方法，所述数据擦除方法包括：对所述注入阱施加正电压，所有的所述位线选择线和所述源线选择线上均施加电源电压，所述共同源线和所有的位线上施加正电压或悬置，需擦除的存储管连接的字线施加负电压，无需擦除的存储管连接的字线施加正电压。
32.本发明nor闪存阵列包括行列排布的多个存储单元、多条位线、多条共同源线、多条字线以及多条源线选择线；每个所述存储单元包括依次串联连接的源线选择管和n个存储管，并且具有总源极端和总漏极端，所述源线选择管的源极作为所述存储单元的总源极端，每个所述存储单元中的源线选择管和n个存储管沿列方向排布，而同一行上各个存储单元中的源线选择管沿行方向排布，n大于等于2；每条所述位线沿列方向延伸，并且连接同一列上各个存储单元的总漏极端；每条所述共同源线沿行方向延伸，并且连接同一行上各个存储单元的总源极端；每条所述字线沿行方向延伸，且连接同一行上各个存储单元中串接位置相同的存储管的栅极；每条所述源线选择线沿行方向延伸，并且连接同一行上各个存储单元中源线选择管的栅极。也就是说，本发明nor闪存阵列中，每个存储单元的n存储管依次串联，存储单元的总漏极端与位线连接即可实现n个存储管与位线的连接，而不需要存储单元中的每一个存储管单独并联到同一条位线上，有助于减少nor闪存阵列中位线的连接和金属走线占用的面积，有助于提高nor闪存阵列的存储密度，降低单元存储容量的成本；进一步的，同一个存储单元中的n个存储单元可以共用同一个源线选择管，有助于减少nor闪存阵列中源线选择管的数量，降低nor闪存阵列中源线选择管的占用面积，进而有助于提高nor闪存阵列的存储密度。
33.本发明的nor闪存阵列的数据写入方法、数据读取方法和数据擦除方法可以实现对上述nor闪存阵列的数据写入、数据读取和数据擦除。
附图说明
34.图1为现有的一种2tnor闪存阵列的架构图。
35.图2为本发明一实施例的nor闪存阵列的架构图。
36.图3为本发明一实施例的nor闪存阵列的布局示意图。
37.图4为本发明一实施例的nor闪存阵列在进行数据写入时的电压施加示意图。
38.图5为本发明一实施例的nor闪存阵列在进行数据读取时的电压施加示意图。
39.图6为本发明一实施例的nor闪存阵列在进行页擦除时的电压施加示意图。
40.图7为本发明一实施例的nor闪存阵列在进行块擦除时的电压施加示意图。
具体实施方式
41.以下结合附图和具体实施例对本发明提出的nor闪存阵列及其数据写入方法、数据读取方法和数据擦除方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
42.为了提高nor闪存阵列的存储密度，降低单元存储容量的成本，本实施例提供一种nor闪存阵列。
43.图2为本发明一实施例的nor闪存阵列的架构图。图3为本发明一实施例的nor闪存阵列的布局示意图。如图2和图3所示，所述nor闪存阵列为子串接nor闪存阵列(sub-stringnor flash，ssnor)。所述nor闪存阵列包括行列排布的多个存储单元20(cell string)、多条位线(bl)、多条共同源线(csl)、多条字线(wl)和多条源线选择线(ssl)。
44.具体的，每个存储单元20包括依次串联连接的源线选择管202和n个存储管201，并且具有总源极端和总漏极端，源线选择管202的源极作为存储单元20的总源极端，每个存储单元20中的源线选择管202和n个存储管201沿列方向排布，而同一行上各个存储单元20中的源线选择管202沿行方向排布，n大于等于2。
45.更详细的，同一个存储单元20相邻的两个存储管201中，一个存储管201的源极和另一个存储管201的漏极直接相接，中间无需设置接触孔，使得n个存储管201串联，如此有助于减少接触孔占用的面积，提高nor闪存阵列的存储密度。
46.存储单元20中位于一端部且远离源线选择管202的存储管201的漏极与位线连接，位于另一端部且靠近源线选择管202的存储管201的源极与源线选择管202的漏极连接，源线选择管202的源极与共同源线(csl)连接。
47.本实施例中，对于同一行的存储单元20，所述n个存储管201和所述源线选择管202在列方向上的排列顺序相同。如图2所示，第一行的存储单元内n个存储管201和源线选择管202的排列顺序均为第一个存储单元、第二存储单元、
……
、第n存储单元、源线选择管202。
48.所述nor闪存阵列中，每条所述位线沿列方向延伸，并且连接同一列上各个存储单元20的总漏极端。作为示例，如图2所示，第一列的存储单元20的总漏极端均与第一位线bl00连接；第二列的存储单元20的总漏极端均连接第二位线bl01；第m列的存储单元20的总漏极端均连接第m位线bl(m)。
49.每条所述共同源线沿行方向延伸，并且连接同一行上各个存储单元20的总源极端，即每条共同源线连接同一行上各个存储单元20的源线选择管202的源极。每条所述源线选择线沿行方向延伸，并且连接同一行上各个存储单元20中源线选择管202的栅极。
50.每条所述字线沿行方向延伸，且连接同一行上各个存储单元20中串接位置相同的存储管201的栅极，也就是说，同一行上各个存储单元20内的源极选择管202以及n个存储管201行列排布，且源线选择管202的串联位置相同。作为示例，如图2所示，对于第一行的存储单元20，第一行的存储管201的栅极均与第一字线wl00连接，第二行的存储管201的栅极均与第二字线wl01连接，
……
，第n-1行的存储管201的栅极均与第n-1字线wl(n-1)连接，第n行的存储管201的栅极均与第n字线wl(n)连接。
51.如图2所示，本实施例中，每个存储单元20还可以包括一位线选择管203，所述位线选择管203的源极与所述n个存储管201中未与其它存储管201连接的漏极连接，所述位线选择管203的漏极为所述存储单元20的总漏极端。所述nor闪存阵列还可以包括多条位线选择线(biteline selected line，bsl)，每条位线选择线沿行方向延伸，并且连接同一行上各个存储单元中位线选择管203的栅极。
52.具体的，存储单元20中位于一端部且远离源线选择管202的存储管201的漏极可以与位线选择管203的源极连接，位线选择管203的漏极可以与位线连接；对于同一行的存储单元20，所有的位线选择管203可以沿行方向依次排列且位线选择管203的栅极连接同一条位线选择线。每个存储单元20均包括一个位线选择管203，在对nor闪存阵列进行数据读取时，可以减小位线的负载和存储管201的漏电流，可提升读取速度，增大数据读出的感知窗口(sense window)，同时可以允许同一条位线连接更多的存储单元20。
53.另一实施例中，存储单元20也可以不包括位线选择管203，存储单元20中位于一端部且远离源线选择管202的存储管201的漏极可以作为存储单元20的总漏极端并直接连接位线，可以节省出位线选择管203的占用面积，以便于设置更多的存储管201，有助于提高nor闪存阵列的存储密度。
54.本实施例中，所述行列排布的多个存储单元20可以设置于衬底上的同一注入阱表面。所述注入阱可以在衬底上通过离子注入工艺形成。所述注入阱可以为n型，也可以为p型。
55.以下以存储单元20包括位线选择管203为例进行说明。
56.所述nor闪存阵列中，至少部分行的存储单元20中，每两行存储单元20的源线选择管202可以相邻，并且总源极端可以连接同一条共同源线。
57.作为示例，每相邻两行存储单元20可以作为一组，对于同组的两行存储单元20，其中一行的存储单元20中的n个存储管201和源线选择管202在列方向上的排列顺序可以与另一行的存储单元20中的n个存储管201和源线选择管202在列方向上的排列顺序相反。如图2和图3所示，第一行和第二行的存储单元为一组，第一行的存储单元20内各晶体管在列方向的排列顺序为位线选择管203、第一个存储管、第二个存储管、
……
、第n个存储管、源线选择管202；第二行的存储单元20内各晶体管在列方向上的排列顺序为源线选择管202、第n个存储管、第n-1个存储管、
……
、第二个存储管、第一个存储管。但不限于此，在其它实施例中，所有的存储单元20内晶体管的排列顺序可以相同。
58.参考图2和图3，本实施例中，存储管201、源线选择管202和位线选择管203形成于注入阱的有源区上，相邻的有源区之间通过隔离结构隔离，且隔离结构的深度小于注入阱的深度。每相邻两行的存储单元20中的位线选择管203相邻排布，且位线选择管203的漏极通过接触孔(ct)与位线连接。每相邻两行的存储单元20中的源线选择管202相邻排布，且源线选择管202的源极通过接触孔(ct)与共同源线连接。
59.本实施例中，所述注入阱可以为p型，所述存储管201、所述源线选择管202和所述位线选择管203均可以为n型。所述源线选择管202和位线选择管203均可以为n型场效应晶体管，所述存储管201可以为n型闪存。在其它实施例中，所述注入阱可以为n型，所述存储管201、所述源线选择管202和所述位线选择管203均可以为p型。
60.本实施例的nor闪存阵列包括行列排布的多个存储单元20、多条位线、多条共同源
线、多条字线以及多条源线选择线；每个所述存储单元20包括依次串联连接的源线选择管202和n个存储管201，并且具有总源极端和总漏极端，所述源线选择管202的源极作为所述存储单元20的总源极端，每个所述存储单元20中的源线选择管202和n个存储管201沿列方向排布，而同一行上各个存储单元20中的源线选择管202沿行方向排布，n大于等于2；每条所述位线沿列方向延伸，并且连接同一列上各个存储单元20的总漏极端；每条所述共同源线沿行方向延伸，并且连接同一行上各个存储单元20的总源极端；每条所述字线沿行方向延伸，且连接同一行上各个存储单元20中串接位置相同的存储管201的栅极；每条所述源线选择线沿行方向延伸，并且连接同一行上各个存储单元20中源线选择管202的栅极。也就是说，所述nor闪存阵列中，每个存储单元20的n存储管201依次串联，存储单元20的总漏极端与位线连接即可实现n个存储管201与位线的连接，而不需要存储单元20中的每一个存储管201单独并联到同一条位线上，有助于减少nor闪存阵列中位线的连接和金属走线占用的面积，有助于提高nor闪存阵列的存储密度，降低单元存储容量的成本；进一步的，同一个存储单元20中的n个存储单元201可以共用同一个源线选择管202，有助于减少nor闪存阵列中源线选择管202的数量，降低nor闪存阵列中源线选择管202的占用面积，进而有助于提高nor闪存阵列的存储密度。较优时，在同样设计规则下(designrule)的情况下，本实施例的nor闪存阵列可以节省10％～50％的面积。
61.本实施例的nor闪存阵列的数据写入、数据读取和数据擦除操作均可以以页(page)为单位，连接同一条字线的所有存储管201位于同一页，一页对应一条所述字线；其中，所述nor闪存阵列能够选择任一页地址并对所述页地址对应的存储管进行数据写入、数据读取和数据擦除。具体的，利用下述的nor闪存阵列的数据写入方法、数据读取方法和数据擦除方法，可随机选择页地址并对其数据进行写入、读取和擦除。
62.以下以注入阱为p型，存储管201、源线选择管202和位线选择管203均为n型为例对本实施例的nor闪存阵列的数据写入方法、数据读取方法和数据擦除方法进行说明。
63.本实施例还提供上述nor闪存阵列的数据写入方法，利用所述数据写入方法可以对上述nor闪存阵列中任意一个存储管201进行数据写入。
64.所述nor闪存阵列的数据写入方法包括：
65.对注入阱施加第一负电压；
66.对于需写入的存储管所在的存储单元及与所述需写入的存储管所在的存储单元同行的存储单元，对应的位线选择线(bsl)上施加大于零且小于电源电压的电压，使得对应的位线选择管203处于开启(on)状态，对应的源线选择线(ssl)上施加第一负电压，使得对应的源线选择管202处于截止状态，需写入的存储管201连接的位线(bl)上施加第一负电压，无需写入的存储管201连接的位线上施加抑制电压(inhibit voltage)，所述抑制电压大于零且小于等于电源电压(vcc)，对应的共同源线(csl)施加第二负电压，所述第二负电压大于所述第一负电压且小于零，需写入的存储管201连接的字线(wl)上施加第一正电压，无需写入的存储管201连接的字线施加开启电压，所述开启电压小于所述第一正电压且使得无需写入的存储管处于开启状态；
67.对于与需写入的存储管所在的存储单元不同行的其它存储单元，对应的位线选择线、字线以及源线选择线上均施加第一负电压，使得对应的位线选择管203、存储管201和源线选择管202均处于截止状态。
68.可选的，通过调整所述开启电压的大小，调制流经所述需写入的存储管的沟道电流的大小。也就是说，同一存储单元20中的n个存储管201可以互为控制管，通过调整施加在无需写入的存储管201连接的字线上的开启电压的大小(即调整无需写入的存储管201的栅极电压)，可以调制同一个存储单元20中需写入的存储管201的沟道电流的大小。
69.需要说明的是，利用所述数据写入方法，需写入的存储管201的栅极到沟道是大小为(第一正电压-第一负电压)的正向电压，所以数据可以被写入需写入的存储管201中，同时无需写入的存储管201的数据保持不变。
70.图4示出了上述nor闪存阵列在进行数据写入时的电压施加情况。如图4所示，以第一行第一列的存储单元20的第二个存储管201需要写入为例，对注入阱(well)施加第一负电压vneg1，即vwell＝vneg1。
71.对于第一行的存储单元20，对应的位线选择线上施加大于零且小于v电源电压的电压(即vbsl＝0v～vcc)，使得第一行的位线选择管203处于开启状态；第一行的源线选择线上施加第一负电压vneg1(即vssl＝vneg1)，使得第一行的源线选择管202处于截止状态；需写入的存储管201连接的第一位线bl00上施加第一负电压vneg1，无需写入的存储管201连接的位线上施加抑制电压vinh；对应的共同源线上施加第二负电压vneg2(即vcsl＝vneg2)；第二字线wl01上施加第一正电压vpos1，其它字线(例如wl00、wl(n-1)和wl(n)等)上施加开启电压vpass，使得无需写入的存储管201处于开启状态。
72.对于第二行的存储单元20，对应的位线选择线、字线以及源线选择线上均施加第一负电压vneg1，使得对应的位线选择管203、存储管201和源线选择管202均处于截止状态。
73.需要说明的是，根据图4所示的电压施加情况施加电压，可以理解为实现第一行第一列的存储单元20的第二个存储管201(图4中虚线框内的存储管)“1”的写入，第二字线wl01连接的其它存储管未写入；也可以理解为图4中虚线框内的存储管201实现“1”的写入，并且，第二字线wl01连接的其它存储管实现了“0”的写入。也就是说，图4所示的电压施加情况可以实现第二字线wl01对应页的写入。此外，通过调整bl01、
……
、或/和bl(m)上的电压，可以使得第二字线wl01连接的其它存储管实现“1”写入。
74.在nor闪存阵列的数据写入过程中，需写入的存储管201所在的存储单元20中，无需写入的存储管201连接的字线上需要施加开启电压，使得无需写入的存储管201保持在开启的状态，以便将施加在对应位线上的电压可以传递到同一存储单元20中的每一个存储管201。由于无需写入的存储管201的栅极和沟道之间都存在不同程度的压差，为了减小存储数据的干扰(disturb)，无需写入的存储管201连接的字线上施加的开启电压在使得无需写入的存储管201处于开启状态的情况下应尽量低，例如所述开启电压可以等于或略大于存储管201的阈值电压与第一负电压之和。
75.本实施例还提供上述nor闪存阵列的数据读取方法，可以对上述nor闪存阵列中任意一个存储管201进行数据读取。
76.所述nor闪存阵列的数据读取方法包括：
77.对注入阱和共同源线(csl)均施加零伏电压；
78.对于需读取的存储管所在的存储单元及与所述需读取的存储管所在的存储单元同行的存储单元，对应的所述位线选择线(bsl)和所述源线选择线(ssl)上均施加第二正电压，使得对应的位线选择管203和源线选择管202均处于开启状态，需读取的存储管201连接
的字线(wl)上施加零伏电压，无需读取的存储管201连接的字线上施加第三正电压，以使得无需读取的存储管201处于开启状态以传递对应位线上的电压；需读取的存储管201连接的位线上施加第四正电压(读取电压)，无需读取的存储管201连接的位线上施加零伏电压；
79.对于与需读取的存储管所在的存储单元不同行的其它存储单元，对应的位线选择线、源线选择线和字线上均施加零伏电压，使得对应的位线选择管203、源线选择管202和存储管201均处于截止状态。
80.可选的，通过调整所述第三正电压的大小，调制流经所述需读取的存储管的沟道电流的大小。也就是说，同一存储单元20中的n个存储管201可以互为控制管，通过调整施加在无需读取的存储管201连接的字线上的第三正电压的大小(即调整无需读取的存储管201的栅极电压)，可以调制同一个存储单元20中需读取的存储管201的沟道电流的大小。
81.图5示出了所述nor闪存阵列在进行数据读取时的电压施加情况。作为示例，如图5所示，以第一行第一列的存储单元20的第二个存储管201需要读取为例，对注入阱和共同源线均施加零伏电压(即vwell＝0v，vcsl＝0v)。
82.对于第一行的存储单元20，第一行的位线选择线和源线选择线上均施加第二正电压vsel(即vbsl＝vsel，vssl＝vsel)，使得第一行的位线选择管203和源线选择管202均处于开启状态；需读取的存储管201连接的第二字线wl01上施加零伏电压，无需读取的存储管201连接的字线(例如wl00、wl(n-1)及wl(n)等)上施加第三正电压vread_unsel，以使得无需读取的存储管201处于开启状态以传递第一位线bl00上的电压；需读取的存储管201连接的第一位线bl00上施加第四正电压vread_bl，无需读取的存储管201连接的位线(例如bl01、
……
、bl(m)等)施加零伏电压。
83.对于第二行的存储单元20，对应的位线选择线、源线选择线和字线上均施加零伏电压，使得对应的位线选择管203、源线选择管202和存储单元201均处于截止状态。
84.需要说明的是，通过调整施加在bl01、
……
、或/和bl(m)上的电压，可以读取第二字线wl01连接的其它存储管所存储的数据。
85.在nor闪存阵列的数据读取过程中，所述第二正电压vsel大于源线选择管202和位线选择管203的阈值电压，以使对应的源线选择管203和位线选择管203处于开启状态。所述第三正电压vread_unsel需小于存储管201正常的数据写入时的第一正电压。为了提高数据读取的准确度，所述第四正电压vread_bl在可以读取数据的情况下应尽量小。
86.当需要读取某个存储管201内的数据时，对需读取的存储管201连接的字线施加零伏电压，同一存储单元20中无需读取的存储管201连接的字线施加一定电压(第三电压vread_unsel)，使无需读取的存储管201的漏极(drain)和源极(source)导通，而需读取的存储管201处于导通或关断状态则取决于需读取的存储管201的存储介质层上所存储的电荷，需读取的存储管201的导通或关断实现了需读取的存储管201数据“0”或“1”的读出。
87.本实施例还提供所述nor闪存阵列的数据擦除方法。所述数据擦除方法包括：对注入阱施加正电压，所有的位线选择线(bsl)和源线选择线(ssl)上均施加电源电压，使得所有的位线选择管203和源线选择管202处于关闭(off)状态；(所有的)共同源线(csl)和所有的位线(bl)上施加正电压或悬置(floating)，需擦除的存储管201连接的字线(wl)施加负电压，无需擦除的存储管201连接的字线施加正电压，如此，需擦除的存储管201的栅极到沟道为负压差，从而需擦除的存储管201的数据均可以被擦除，无需擦除的存储管201的数据
可以保持不变。
88.具体的，采用本实施例的nor闪存阵列的数据擦除方法可以实现nor闪存阵列的页擦除(page erase)和块擦除(block erase)。其中，所述nor闪存阵列的数据擦除(erase operation)以页(page)为单元，连接同一条字线的同一行的所有存储管201位于同一页，一页对应一条字线。
89.图6示出了所述nor闪存阵列在进行页擦除时的电压施加情况。利用所述nor闪存阵列的数据擦除方法进行进行页擦除时，如图6所示，以擦除第一行的存储单元20中的第二字线wl01的对应页的数据为例，对注入阱施加正电压vpos(vwell＝vpos)，所有的位线选择线(bsl)和源线选择线(ssl)上均施加电源电压vcc(即芯片电源电压)，使得所有的位线选择管203和源线选择管202处于截止(off)状态；共同源线(csl)和所有的位线(即第一位线bl00至第m位线bl(m))上施加正电压v
pos
或悬置，第二字线wl01上施加负电压vneg，其它的所有字线施加正电压vpos，如此，第二字线wl01连接的存储管201的栅极到沟道是大小为(vneg-vpos)的负压差，从而第二字线wl01连接的所有存储管201的数据均可以被擦除，其它字线连接的存储管201的数据可以保持不变。
90.图7示出了所述nor闪存阵列在进行块擦除时的电压施加情况。如图7所示，在对所述nor闪存阵列进行块擦除时，对注入阱施加正电压vpos，所有的所述位线选择线(bsl)和所述源线选择线(ssl)上施加电源电压vcc，共同源线(csl)和所有的位线(bl)上施加正电压vpos或悬置，所有的字线(wl)上均施加负电压vneg。
91.本实施例中，在对所述nor闪存阵列进行数据写入、数据读取和数据擦除时，可以通过闪存控制器对字线施加电压。
92.需要说明的是，上述以“注入阱为n型，存储管201、源线选择管202和位线选择管203均为p型”作为示例，对所述nor闪存阵列的数据写入方法、数据读取方法和数据擦除方法进行说明。当“注入阱为n型，存储管201、源线选择管202和位线选择管203均为p型”时，所述nor闪存阵列的数据写入方法、数据读取方法和数据擦除方法相似，在此不再赘述。
93.除非另作定义，本技术所涉及的技术术语或者科学术语应当为本技术所属技术领域内具有一般技能的人士所理解的通常意义。本技术所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本技术所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含。本技术所涉及的“多个”是指大于或者等于两个。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“a和/或b”可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。本技术所涉及的术语“第一”、“第二”等仅仅是区别类似的对象，不代表针对对象的特定排序。本技术所说“连接”、“联接”，如无特殊说明，均包括直接和间接的连接(联接)。本技术涉及的术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或者暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，不能理解为对本技术的限制。
94.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发
明技术方案的保护范围。