移位寄存器单元、驱动控制电路、显示装置及驱动方法与流程

1.本公开涉及显示技术领域，特别涉及移位寄存器单元、驱动控制电路、显示装置及驱动方法。


背景技术：

2.随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，goa(gate driver on array，阵列基板行驱动)技术将tft(thin film transistor，薄膜晶体管)驱动控制电路集成在显示装置的阵列基板上以形成对显示装置的驱动。其中，驱动控制电路通常由多个级联的移位寄存器单元构成。然而，移位寄存器单元输出不稳定，会导致显示异常。


技术实现要素：

3.本公开实施例提供的移位寄存器单元，包括：
4.控制电路，被配置为根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点和第二节点的信号；
5.第一晶体管，所述第一晶体管的栅极与所述第二节点电连接，所述第一晶体管的第一极与所述第一节点电连接，所述第一晶体管的第二极与第三节点电连接；
6.第二晶体管，所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一极与控制信号端电连接；
7.第一电容，所述第一电容的第一电极板与所述第二晶体管的第二极电连接，所述第一电容的第二电极板与第三节点电连接；
8.输出电路，被配置为响应于所述第三节点的信号和所述第二节点的信号，控制信号输出端输出信号。
9.在一些示例中，所述时钟信号端包括第一时钟信号端和第二时钟信号端；
10.所述参考信号端包括第一参考信号端和第二参考信号端；
11.所述控制电路包括：
12.输入电路，被配置为在所述第一时钟信号端的信号的控制下，将所述输入信号端的信号提供给所述第一节点，在所述第一时钟信号端的信号的控制下，将所述第一参考信号端的信号提供给所述第四节点，；
13.节点控制电路，被配置为在所述第一节点的信号的控制下，将所述第一时钟信号端的信号提供给所述第四节点；在所述第四节点和所述第二时钟信号端的信号的控制下，将所述第二参考信号端的信号提供给所述第一节点；在所述第四节点的信号的控制下，将所述第二时钟信号端的信号提供给所述第五节点；在所述第二时钟信号端的信号的控制下，将所述第五节点与所述第二节点导通；
14.降噪电路，被配置为根据所述第二参考信号端的信号，调整所述第二节点的信号。
15.在一些示例中，所述降噪电路包括：第三晶体管；
16.所述第三晶体管的栅极与所述第三节点电连接，所述第三晶体管的第一极与所述第二参考信号端电连接，所述第三晶体管的第二极与所述第二节点电连接。
17.在一些示例中，所述降噪电路包括：第四晶体管和第五晶体管；
18.所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一极与所述第二参考信号端电连接，所述第四晶体管的第二极与所述第五晶体管的第一极电连接；
19.所述第五晶体管的栅极与所述第一时钟信号端电连接，所述第五晶体管的第二极与第二节点电连接。
20.在一些示例中，所述输入电路包括：第六晶体管和第七晶体管；
21.所述第六晶体管的栅极与所述第一时钟信号端电连接，所述第六晶体管的第一极与所述输入信号端电连接，所述第六晶体管的第二极与所述第一节点电连接；
22.所述第七晶体管的栅极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述第一参考信号端电连接，所述第七晶体管的第二极与所述第四节点电连接。
23.在一些示例中，所述节点控制电路包括：第八晶体管、第九晶体管、第十晶体管、第十二晶体管、第十三晶体管以及第二电容；
24.所述第八晶体管的栅极与所述第一节点电连接，所述第八晶体管的第一极与所述第一时钟信号端电连接，所述第八晶体管的第二极与所述第四节点电连接；
25.所述第九晶体管的栅极与所述第二时钟信号端电连接，所述第九晶体管的第一极与所述第一节点电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；
26.所述第十晶体管的栅极与所述第四节点电连接，所述第十晶体管的第二极与所述第二参考信号端电连接；
27.所述第十二晶体管的栅极与所述第四节点电连接，所述第十二晶体管的第一极与所述第二时钟信号端电连接，所述第十二晶体管的第二极与所述第五节点电连接；
28.所述第十三晶体管的栅极与所述第二时钟信号端电连接，所述第十三晶体管的第一极与所述第五节点电连接，所述第十三晶体管的第二极与所述第二节点电连接；
29.所述第二电容的第一电极板与所述第十二晶体管的栅极电连接，所述第二电容的第二电极板与所述第五节点电连接。
30.在一些示例中，所述节点控制电路还包括：第十一晶体管；
31.所述第十二晶体管的栅极通过所述第十一晶体管与所述第四节点电连接，并且，所述第十一晶体管的栅极与所述第一参考信号端电连接。
32.在一些示例中，所述输出电路包括：第十四晶体管和第十五晶体管；
33.所述第十四晶体管的栅极与所述第三节点电连接，所述第十四晶体管的第一极与第一参考信号端电连接，所述第十四晶体管的第二极与所述信号输出端电连接；
34.所述第十五晶体管的栅极与所述第二节点电连接，所述第十五晶体管的第一极与第二参考信号端电连接，所述第十五晶体管的第二极与所述信号输出端电连接。
35.在一些示例中，还包括：第四电容；
36.所述第四电容的第一电极板与所述第一节点电连接，所述第四电容的第二电极板与第二参考信号端电连接。
37.在一些示例中，所述控制信号端与所述输入信号端为同一信号端。
38.本公开实施例还提供了驱动控制电路，包括级联的多个上述移位寄存器单元；
39.第一级移位寄存器单元的输入信号端与触发信号端电连接；
40.每相邻的两级移位寄存器单元，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的信号输出端电连接。
41.本公开实施例还提供了显示装置，包括上述驱动控制电路。
42.在一些示例中，所述显示装置包括多条发光控制信号线；所述多条发光控制信号线对应设置有所述驱动控制电路；
43.一条所述发光控制信号线与所述驱动控制电路中的一级移位寄存器单元的信号输出端电连接。
44.在一些示例中，所述显示装置包括多条扫描线；所述多条扫描线对应设置有所述驱动控制电路；
45.一条所述扫描线与所述驱动控制电路中的一级移位寄存器单元的信号输出端电连接。
46.本公开实施例还提供了上述移位寄存器单元的驱动方法，包括：
47.第一阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点断开；所述第二晶体管将所述控制信号端和所述第一电容导通；输出电路响应于所述第三节点的信号，控制信号输出端输出信号；
48.第二阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点导通；所述第二晶体管将所述控制信号端和所述第一电容断开；输出电路响应于所述第二节点的信号，控制信号输出端输出信号；
49.第三阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点导通；所述第二晶体管将所述控制信号端和所述第一电容断开；输出电路响应于所述第二节点的信号，控制信号输出端输出信号；
50.第四阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点导通；所述第二晶体管将所述控制信号端和所述第一电容断开；输出电路响应于所述第二节点的信号，控制信号输出端输出信号；
51.第五阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点先导通后断开；所述第二晶体管将所述控制信号端和所述第一电容导通；输出电路响应于所述第三节点的信号，控制信号输出端输出信号。
52.在一些示例中，在所述第二阶段之后，且在所述第三阶段之前，还包括：至少一个插入阶段；其中，所述插入阶段包括第一子插入阶段与第二子插入阶段；
53.在所述第一子插入阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点导通；所述第二晶体管将所述控制信号端和所述第一电容断开；输出电路响应于所述第二节点的信号，控制信号输出端输出信号；
54.在所述第二子插入阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；所述第一晶体管将所述第一节点与第三节点导通；所述第二晶体管将所述控制信号端和所述第一电容断开；输出电路响应于所述第二节点的信号，控制信号输出端输出信号。
55.本公开实施例提供的移位寄存器单元、驱动控制电路、显示装置及驱动方法，通过控制电路控制第一节点和第二节点的信号。通过第一晶体管控制第一节点与第三节点之间的导通和断开。通过第二晶体管控制控制信号端与第一电容之间的导通和断开。通过输出电路控制信号输出端输出信号。通过上述元器件的相互配合，可以使信号输出端输出的信号的稳定性提高。
附图说明
56.图1为本公开实施例中的移位寄存器单元的一些结构示意图；
57.图2为本公开实施例中的移位寄存器单元的另一些结构示意图；
58.图3为本公开实施例中的移位寄存器单元的一些具体结构示意图；
59.图4为本公开实施例中的移位寄存器单元的另一些具体结构示意图；
60.图5为本公开实施例中的一些信号时序图；
61.图6为本公开实施例中的另一些信号时序图；
62.图7为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
63.图8a为本公开实施例中的又一些信号时序图；
64.图8b为本公开实施例中的又一些信号时序图；
65.图9为本公开实施例中的移位寄存器单元的又一些具体结构示意图；
66.图10为本公开实施例提供的一些仿真模拟图；
67.图11为本公开实施例提供的另一些仿真模拟图；
68.图12为本公开实施例中的移位寄存器单元的一些驱动方法的流程图；
69.图13为本公开实施例中的驱动控制电路的一些结构示意图。
具体实施方式
70.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
71.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
72.需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明
本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
73.本公开实施例提供的移位寄存器单元，如图1所示，可以包括：
74.控制电路10，被配置为根据输入信号端ip的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点n1和第二节点n2的信号；
75.第一晶体管m1，第一晶体管m1的栅极与第二节点n2电连接，第一晶体管m1的第一极与第一节点n1电连接，第一晶体管m1的第二极与第三节点n3电连接；
76.第二晶体管m2，第二晶体管m2的栅极与第三节点n3电连接，第二晶体管m2的第一极与控制信号端cs电连接；
77.第一电容c1，第一电容c1的第一电极板与第二晶体管m2的第二极电连接，第一电容c1的第二电极板与第三节点n3电连接；
78.输出电路20，被配置为响应于第三节点n3的信号和第二节点n2的信号，控制信号输出端op输出信号。
79.本公开实施例提供的移位寄存器单元，通过控制电路10控制第一节点n1和第二节点n2的信号。通过第一晶体管m1控制第一节点n1与第三节点n3之间的导通和断开。通过第二晶体管m2控制控制信号端cs与第一电容c1之间的导通和断开。通过输出电路20控制信号输出端op输出信号。通过上述元器件的相互配合，可以使信号输出端op输出的信号的稳定性提高，以及降低信号输出端的拉低延时时间。
80.在具体实施时，在本公开实施例中，在第一晶体管m1处于导通状态时，可以将第一节点n1和第三节点n3导通。在第一晶体管m1处于截止状态时，可以将第一节点n1和第三节点n3断开。
81.在具体实施时，在本公开实施例中，在第二晶体管m2处于导通状态时，可以将控制信号端cs和第一电容c1导通。在第二晶体管m2处于截止状态时，可以将控制信号端cs和第一电容c1断开。
82.在具体实施时，在本公开实施例中，如图1所示，时钟信号端可以包括第一时钟信号端ck1和第二时钟信号端ck2。参考信号端包括第一参考信号端vref1和第二参考信号端vref2。控制电路10分别与第一时钟信号端ck1、第二时钟信号端ck2、第一参考信号端vref1、第二参考信号端vref2以及输入信号端ip电连接。
83.在具体实施时，在本公开实施例中，如图2所示，控制电路10可以包括：
84.输入电路11，被配置为在第一时钟信号端ck1的信号的控制下，将输入信号端ip的信号提供给第一节点n1，在第一时钟信号端ck1的信号的控制下，将第一参考信号端vref1的信号提供给第四节点n4，；
85.节点控制电路12，被配置为在第一节点n1的信号的控制下，将第一时钟信号端ck1的信号提供给第四节点n4；在第四节点n4和第二时钟信号端ck2的信号的控制下，将第二参考信号端vref2的信号提供给第一节点n1；在第四节点n4的信号的控制下，将第二时钟信号端ck2的信号提供给第五节点n5；在第二时钟信号端ck2的信号的控制下，将第五节点n5与第二节点n2导通；
86.降噪电路13，被配置为根据第二参考信号端vref2的信号，调整第二节点n2的信号。
87.在具体实施时，在本公开实施例中，如图3所示，降噪电路13可以包括：第三晶体管m3；其中，第三晶体管m3的栅极与第三节点n3电连接，第三晶体管m3的第一极与第二参考信号端vref2电连接，第三晶体管m3的第二极与第二节点n2电连接。
88.在具体实施时，在本公开实施例中，在第三晶体管m3处于导通状态时，可以将第二参考信号端vref2与第二节点n2导通。在第三晶体管m3处于截止状态时，可以将第二参考信号端vref2与第二节点n2断开。
89.在具体实施时，在本公开实施例中，如图3所示，输入电路11可以包括：第六晶体管m6和第七晶体管m7；其中，第六晶体管m6的栅极与第一时钟信号端ck1电连接，第六晶体管m6的第一极与输入信号端ip电连接，第六晶体管m6的第二极与第一节点n1电连接。以及，第七晶体管m7的栅极与第一时钟信号端ck1电连接，第七晶体管m7的第一极与第一参考信号端vref1电连接，第七晶体管m7的第二极与第四节点n4电连接。
90.在具体实施时，在本公开实施例中，在第六晶体管m6处于导通状态时，可以将输入信号端ip与第一节点n1导通。在第六晶体管m6处于截止状态时，可以将输入信号端ip与第一节点n1断开。
91.在具体实施时，在本公开实施例中，在第七晶体管m7处于导通状态时，可以将第一参考信号端vref1与第四节点n4导通。在第七晶体管m7处于截止状态时，可以将第一参考信号端vref1与第四节点n4断开。
92.在具体实施时，在本公开实施例中，如图3所示，节点控制电路12包括：第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13以及第二电容c2。其中，第八晶体管m8的栅极与第一节点n1电连接，第八晶体管m8的第一极与第一时钟信号端ck1电连接，第八晶体管m8的第二极与第四节点n4电连接。第九晶体管m9的栅极与第二时钟信号端ck2电连接，第九晶体管m9的第一极与第一节点n1电连接，第九晶体管m9的第二极与第十晶体管m10的第一极电连接。第十晶体管m10的栅极与第四节点n4电连接，第十晶体管m10的第二极与第二参考信号端vref2电连接。第十二晶体管m12的栅极与第四节点n4电连接，第十二晶体管m12的第一极与第二时钟信号端ck2电连接，第十二晶体管m12的第二极与第五节点n5电连接。第十三晶体管m13的栅极与第二时钟信号端ck2电连接，第十三晶体管m13的第一极与第五节点n5电连接，第十三晶体管m13的第二极与第二节点n2电连接。第二电容c2的第一电极板与第十二晶体管m12的栅极电连接，第二电容c2的第二电极板与第五节点n5电连接。
93.在具体实施时，在本公开实施例中，在第九晶体管m9处于导通状态时，可以将第一节点n1电与第十晶体管m10的第一极导通。在第九晶体管m9处于截止状态时，可以将第一节点n1与第十晶体管m10的第一极断开。
94.在具体实施时，在本公开实施例中，在第十晶体管m10处于导通状态时，可以将第十晶体管m10的第一极与第二参考信号端vref2导通。在第十晶体管m10处于截止状态时，可以将第十晶体管m10的第一极与第二参考信号端vref2断开。
95.在具体实施时，在本公开实施例中，在第十二晶体管m12处于导通状态时，可以将第二时钟信号端ck2与第五节点n5导通。在第十二晶体管m12处于截止状态时，可以将第二时钟信号端ck2与第五节点n5断开。
96.在具体实施时，在本公开实施例中，在第十三晶体管m13处于导通状态时，可以将
第五节点n5与第二节点n2导通。在第十三晶体管m13处于截止状态时，可以将第五节点n5与第二节点n2断开。
97.在具体实施时，在本公开实施例中，第二电容c2可以使其两端电压保持稳定，提高第十二晶体管m12的栅极的电压和第五节点n5的电压的稳定性。
98.在具体实施时，在本公开实施例中，如图4所示，节点控制电路12还包括：第十一晶体管m11；第十二晶体管m12的栅极通过第十一晶体管m11与第四节点n4电连接，并且，第十一晶体管m11的栅极与第一参考信号端vref1电连接。这样可以通过第十一晶体管m11提高第十二晶体管m12的栅极的电压的稳定性。
99.在具体实施时，在本公开实施例中，在第十一晶体管m11处于导通状态时，可以将第四节点n4与第十二晶体管m12的栅极导通。在第十一晶体管m11处于截止状态时，可以将第四节点n4与第十二晶体管m12的栅极断开。
100.在具体实施时，在本公开实施例中，如图3所示，输出电路20可以包括：第十四晶体管m14和第十五晶体管m15。其中，第十四晶体管m14的栅极与第三节点n3电连接，第十四晶体管m14的第一极与第一参考信号端vref1电连接，第十四晶体管m14的第二极与信号输出端op电连接。以及，第十五晶体管m15的栅极与第二节点n2电连接，第十五晶体管m15的第一极与第二参考信号端vref2电连接，第十五晶体管m15的第二极与信号输出端op电连接。
101.在具体实施时，在本公开实施例中，在第十四晶体管m14处于导通状态时，可以将第一参考信号端vref1与信号输出端op导通。在第十四晶体管m14处于截止状态时，可以将第一参考信号端vref1与信号输出端op断开。
102.在具体实施时，在本公开实施例中，在第十五晶体管m15处于导通状态时，可以将第二参考信号端vref2与信号输出端op导通。在第十五晶体管m15处于截止状态时，可以将第二参考信号端vref2与信号输出端op断开。
103.在具体实施时，在本公开实施例中，如图4所示，移位寄存器单元还可以包括：第四电容c4。第四电容c4的第一电极板与第一节点n1电连接，第四电容c4的第二电极板与第二参考信号端vref2电连接。这样可以通过第四电容c4提高第一节点n1的稳定性。
104.在具体实施时，根据信号的流通方向，上述晶体管的第一极可以作为其源极，第二极可以作为其漏极；或者，第一极作为其漏极，第二极作为其源极，在此不作具体区分。
105.需要说明的是，本公开上述实施例中提到的晶体管可以是tft，也可以是金属氧化物半导体场效应管(metal oxide semiconductor，mos)，在此不作限定。
106.为了简化制备工艺，在具体实施时，在本公开实施例中，如图3所示，可以使所有晶体管均为p型晶体管。其中，p型晶体管在其栅极与其源极之间的电压差v
gs
与其阈值电压v
th
满足关系v
gs
<v
th
时导通。例如，第一晶体管m1可以为p型晶体管，则第一晶体管m1在其栅极与其源极之间的电压差v
gs1
与其阈值电压v
th1
之间的关系满足公式：v
gs1
<v
th1
时导通。当然，在本公开实施例中，仅是以晶体管为p型晶体管为例进行说明的，对于晶体管为n型晶体管的情况，设计原理与本公开相同，也属于本公开保护的范围。并且，n型晶体管在其栅极与其源极之间的电压差v
gs
与其阈值电压v
th
满足关系v
gs
>v
th
时导通。例如第一晶体管m1可以为n型晶体管，第一晶体管m1在其栅极与其源极之间的电压差v
gs1
与其阈值电压v
th1
之间的关系满足公式：v
gs1
>v
th1
时导通。
107.在具体实施时，在本公开实施例中，在输入信号端ip的有效脉冲信号为高电平信
号时，第一参考信号端vref1的信号为低电平信号，第二参考信号端vref2的信号为高电平信号。或者，在具体实施时，在本公开实施例中，在输入信号端ip的有效脉冲信号为低电平信号时，第一参考信号端vref1的信号为高电平信号，第二参考信号端vref2的信号为低电平信号。需要说明的是，结合图5所示，输入信号端ip的有效脉冲信号指的是一帧时间内输入到第六晶体管m6的高电平信号，以控制第八晶体管m8截止，从而可以使移位寄存器单元进行工作。
108.进一步地，在具体实施时，p型晶体管在高电平信号作用下截止，在低电平信号作用下导通。n型晶体管在高电平信号作用下导通，在低电平信号作用下截止。
109.以上仅是举例说明本公开实施例提供的移位寄存器单元的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
110.在一些示例总控制信号端cs的信号可以与输入信号端ip的信号相同。例如，如图5所示。
111.下面以图4所示的移位寄存器单元为例，结合图5所示的信号时序图对本公开实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号，需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。
112.具体地，选取如图5所示的信号时序图中的第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5。需要说明的是，图5所示的信号时序图仅是某一个移位寄存器单元在一帧时间内的工作过程。该移位寄存器单元在其他帧中的工作过程分别与该帧中的工作过程基本相同，在此不作赘述。
113.其中，ip代表输入信号端ip的信号，ck1代表第一时钟信号端ck1的信号，ck2代表第二时钟信号端ck2的信号，op代表信号输出端op的信号，cs代表控制信号端cs的信号。
114.在第一阶段t1，信号ck1为低电平信号，控制第六晶体管m6和第七晶体管m7均导通。导通的第六晶体管m6可以将高电平的信号ip提供给第一节点n1，以使第一节点n1的信号为高电平信号，从而控制第八晶体管m8截止。导通的第七晶体管m7将第一参考信号端vref1的低电平信号提供给第四节点n4，使第四节点n4的信号为低电平信号，并且第十一晶体管m11在第一参考信号端vref1的低电平信号作用下导通，可以使第十二晶体管m12的栅极的信号为低电平信号，以控制第十二晶体管m12导通。第十三晶体管m13在第二时钟信号端ck2的高电平信号的控制下截止。第二节点n2通过第三电容c3的作用，可以保持为高电平信号，从而控制第一晶体管m1和第十五晶体管m15均截止。第二晶体管m2会在第一阶段开始的一段时间内导通，从而将控制信号端cs的高电平信号提供给第六节点n6(第六节点n6连接于第二晶体管m2的第二极与第一电容c1的第一电极板之间)，以使第六节点n6的信号为高电平信号。由于第一电容c1的作用，可以将第三节点n3的信号由低电平信号拉高到高电平信号，从而控制第三晶体管m3和第十四晶体管m14截止。由于第十四晶体管m14和第十五晶体管m15均截止，输出信号端维持上一阶段的低电平信号输出。例如，在实际应用中，在第一阶段t1中，第三电容c3可以维持第二节点n2的高电平信号的电压为7v左右，从而控制第十五晶体管m15截止。控制信号端cs的7v左右的高电平信号输入第六节点n6，可以使第六节点n6输入的高电平信号的电压抬升至7v左右，由于第二电容c2的作用，可以将第三节点n3
的信号由低电平信号抬升为1v左右的高电平信号，从而控制第十四晶体管m14截止。由于第二晶体管m2的栅源电压vgs2＝vg2
‑
vs2＝1
‑
7＝
‑
6，可以使vgs2<vth2，从而可以控制第二晶体管m2导通。其中，vth2为第二晶体管m2的阈值电压。
115.在第二阶段t2中，信号ck1为高电平信号，控制第六晶体管m6和第七晶体管m7均截止。由于第十晶体管m10导通，并且第九晶体管m9在ck2的低电平信号的控制下导通，可以将第二参考信号端vref2的高电平信号提供给第一节点n1，可以控制第一节点n1的信号为高电平信号，从而控制第八晶体管m8截止。通过第二电容c2的作用，可以保持第十二晶体管m12的栅极的信号为低电平信号，从而可以控制第十二晶体管m12导通，并且第十三晶体管m13在信号ck2的低电平信号的控制导通，从而可以将信号ck2的低电平信号提供给第二节点n2，以使第二节点n2的信号为低电平信号，从而可以控制第十五晶体管m15和第一晶体管m1导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第三晶体管m3和第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
116.在第三阶段t3中，信号ck1为低电平信号，控制第六晶体管m6和第七晶体管m7均导通。导通的第六晶体管m6将输入信号端ip的高电平信号ip提供给第一节点n1，以使第一节点n1的信号为高电平信号，从而可以控制第八晶体管m8截止。导通的第七晶体管m7将第一参考信号端vref1的低电平信号提供给第四节点n4，以使第四节点n4的信号为低电平信号，并且第十一晶体管m11在第一参考信号端vref1的低电平信号作用下导通，可以使第十二晶体管m12的栅极的信号为低电平信号，以控制第十二晶体管m12导通。第十三晶体管m13在第二时钟信号端ck2的高电平信号的控制下截止。第二节点n2通过第三电容c3的作用，可以保持为低电平信号，从而控制第一晶体管m1和第十五晶体管m15均导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第三晶体管m3和第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
117.在第四阶段t4中，信号ck1为高电平信号，控制第六晶体管m6和第七晶体管m7均截止。由于第四电容c4的作用，可以控制第一节点n1的信号为高电平信号，从而控制第八晶体管m8截止。通过第二电容c2的作用，可以保持第十二晶体管m12的栅极的信号为低电平信号，从而可以控制第十二晶体管m12和第十晶体管m10均导通。导通的第十晶体管m10和受信号ck2的低电平信号控制导通的第九晶体管m9，可以将第二参考信号端vref2的高电平信号提供给第一节点n1，从而可以使第一节点n1进一步稳定为高电平信号。并且，由于第十三晶体管m13在信号ck2的低电平信号的控制导通，从而可以将信号ck2的低电平信号提供给第二节点n2，以使第二节点n2的信号为低电平信号，从而可以控制第十五晶体管m15和第一晶体管m1导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第三晶体管m3和第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
118.在第五阶段t5中，信号ck1为低电平信号，控制第六晶体管m6和第七晶体管m7均导
通。导通的第六晶体管m6可以将输入信号端ip的低电平信号ip提供给第一节点n1，以使第一节点n1的信号为低电平信号，从而控制第八晶体管m8导通。导通的第七晶体管m7将第一参考信号端vref1的低电平信号提供给第四节点n4，使第四节点n4的信号为低电平信号。导通的第八晶体管m8可以将信号ck1的低电平信号提供给第四节点n4，以进一步使第四节点n4的信号为低电平信号。并且第十一晶体管m11在第一参考信号端vref1的低电平信号作用下导通，可以使第十二晶体管m12的栅极的信号为低电平信号，以控制第十二晶体管m12导通。第十三晶体管m13在第二时钟信号端ck2的高电平信号的控制下截止。由于第一电容c1的作用可以控制第三节点n3的信号为低电平信号，从而可以控制第二晶体管m2导通，以将控制信号端cs的低电平信号提供给第六节点n6，以使第六节点n6的信号为低电平信号。由于第一电容c1的作用，可以将第三节点n3的低电平信号进一步拉低，从而控制第三晶体管m3和第十四晶体管m14可以尽可能的完全导通。导通的第三晶体管m3将第二参考信号端vref2的高电平信号提供给第二节点n2，以使第二节点n2的信号为高电平信号，从而控制第一晶体管m1和第十五晶体管m15均截止。导通的第十四晶体管m14可以将第一参考信号端vref1的低电平信号提供给信号输出端op，以使信号输出端op的信号op为低电平信号。
119.需要说明的是，在第五阶段t5中，当输入信号端ip的信号ip为低电平信号时，信号ck1刚刚由高电平信号开始向低电平信号变化，信号ip的低电平由m1输入第三节点n3(此时第一晶体管m1尚未关闭)，第三节点n3的电平下降后会打开第二晶体管m2，以使控制信号端cs的低电平信号输入第六节点n6，以使第六节点n6的电平切换为低电平，结合第一电容c1的作用，进一步下拉第三节点n3的电平(例如，第三节点n3此时进一步下拉后的电压约为
‑
10.8v左右)，可以保持第十四晶体管m14导通。
120.并且，信号ip的低电平输入第一节点n1后，第二参考信号端vref2的高电平信号会输入第二节点n2，第二节点n2的电压会经过一段时间后上升到高电平(例如电压约为7v左右)，以控制第一晶体管m1和第十五晶体管m15均截止，而此时第三节点n3的跳变已完。即由控制信号端cs、第二晶体管m2、第一电容c1以及第三节点n3组成的局部电路通路已导通。之后，在信号ip为低电平信号(例如电压
‑
7v)的时间段内，由于第一晶体管m1截止，从而不会使由第六晶体管m6输入的低电平信号影响第三节点n3的电压。而，第三节点n3可以基于控制信号端cs、第二晶体管m2、第一电容c1以及第三节点n3组成的局部电路通路长期保持在
‑
10.5v的低电平水平，从而可以保持第十四晶体管m14在输入信号端ip的信号ip为低电平时持续打开。进而可以使信号输出端op可以持续有第一参考信号端vref1的低电平信号输出，提高信号输出端op的输出稳定性。
121.以及，由于在第五阶段t5，第十四晶体管m14可以尽可能的完全打开，从而可以使信号输出端op的高电平信号能够较快的被第一参考信号端vref1的低电平信号拉低，从而可以使信号输出端op的高电平信号能够较快的变为低电平信号，进而降低信号输出端op的拉低延时时间。例如，可以将信号输出端op的拉低延时时间由4.15μs降低为0.62μs。
122.本公开实施例提供了另一些移位寄存器单元的信号时序图，如图6所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
123.在本公开实施例中，如图6所示，在第二阶段t2之后，且在第三阶段t3之前，还可以包括：至少一个插入阶段t0。示例性地，一个插入阶段t0的时长可以为第一时钟信号端ck2
的信号ck2的一个时钟周期的时长。例如，可以包括一个插入阶段t0，也可以包括两个插入阶段t0，也可以包括三个插入阶段t0，或者也可以包括更多个插入阶段t0。当然，在实际应用中，插入阶段t0的具体数量可以根据实际应用的需求进行确定，在此不作限定。
124.在本公开实施例中，如图6所示，插入阶段t0可以包括第一子插入阶段t01与第二子插入阶段t02。下面以图6所示的时序图，结合图4所示的移位寄存器单元进行说明。并且，下面仅说明第一子插入阶段t01与第二子插入阶段t02中的工作过程，而第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5与上述实施例基本相同，在此不作赘述。
125.在第一子插入阶段t01中，信号ck1为低电平信号，控制第六晶体管m6和第七晶体管m7均导通。导通的第六晶体管m6将输入信号端ip的高电平信号ip提供给第一节点n1，以使第一节点n1的信号为高电平信号，从而可以控制第八晶体管m8和第三晶体管m3均截止。导通的第七晶体管m7将第一参考信号端vref1的低电平信号提供给第四节点n4，以使第四节点n4的信号为低电平信号，并且第十一晶体管m11在第一参考信号端vref1的低电平信号作用下导通，可以使第十二晶体管m12的栅极的信号为低电平信号，以控制第十二晶体管m12导通。第十三晶体管m13在第二时钟信号端ck2的高电平信号的控制下截止。第二节点n2通过第三电容c3的作用，可以保持为低电平信号，从而控制第一晶体管m1和第十五晶体管m15均导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
126.在第二子插入阶段t02中，信号ck1为高电平信号，控制第六晶体管m6和第七晶体管m7均截止。由于第四电容c4的作用，可以控制第一节点n1的信号为高电平信号，从而控制第八晶体管m8和第三晶体管m3均截止。通过第二电容c2的作用，可以保持第十二晶体管m12的栅极的信号为低电平信号，从而可以控制第十二晶体管m12和第十晶体管m10均导通。导通的第十晶体管m10和受信号ck2的低电平信号控制导通的第九晶体管m9，可以将第二参考信号端vref2的高电平信号提供给第一节点n1，从而可以使第一节点n1进一步稳定为高电平信号。并且，由于第十三晶体管m13在信号ck2的低电平信号的控制导通，从而可以将信号ck2的低电平信号提供给第二节点n2，以使第二节点n2的信号为低电平信号，从而可以控制第十五晶体管m15和第一晶体管m1导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
127.本公开实施例提供了另一些移位寄存器单元的结构示意图，如图7所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
128.在本公开实施例中，如图7所示，可以使控制信号端cs与输入信号端ip为同一信号端。例如，第二晶体管m2的第一极与输入信号端ip直接电连接。
129.图7所示的移位寄存器单元对应的信号时序图，如图8a所示。其在第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4以及第五阶段t5的具体工作过程可以与图5所示的移位寄存器单元的工作过程基本相同，具体在此不作赘述。
130.本公开实施例提供了另一些移位寄存器单元的信号时序图，如图8b所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
131.在本公开实施例中，如图8b所示，插入阶段t0可以包括第一子插入阶段t01与第二子插入阶段t02。下面以图8b所示的时序图，结合图7所示的移位寄存器单元进行说明。并且，下面仅说明第一子插入阶段t01与第二子插入阶段t02中的工作过程，而第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5与上述实施例基本相同，在此不作赘述。
132.在第一子插入阶段t01中，信号ck1为低电平信号，控制第六晶体管m6和第七晶体管m7均导通。导通的第六晶体管m6将输入信号端ip的高电平信号ip提供给第一节点n1，以使第一节点n1的信号为高电平信号，从而可以控制第八晶体管m8和第三晶体管m3均截止。导通的第七晶体管m7将第一参考信号端vref1的低电平信号提供给第四节点n4，以使第四节点n4的信号为低电平信号，并且第十一晶体管m11在第一参考信号端vref1的低电平信号作用下导通，可以使第十二晶体管m12的栅极的信号为低电平信号，以控制第十二晶体管m12导通。第十三晶体管m13在第二时钟信号端ck2的高电平信号的控制下截止。第二节点n2通过第三电容c3的作用，可以保持为低电平信号，从而控制第一晶体管m1和第十五晶体管m15均导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
133.在第二子插入阶段t02中，信号ck1为高电平信号，控制第六晶体管m6和第七晶体管m7均截止。由于第四电容c4的作用，可以控制第一节点n1的信号为高电平信号，从而控制第八晶体管m8和第三晶体管m3均截止。通过第二电容c2的作用，可以保持第十二晶体管m12的栅极的信号为低电平信号，从而可以控制第十二晶体管m12和第十晶体管m10均导通。导通的第十晶体管m10和受信号ck2的低电平信号控制导通的第九晶体管m9，可以将第二参考信号端vref2的高电平信号提供给第一节点n1，从而可以使第一节点n1进一步稳定为高电平信号。并且，由于第十三晶体管m13在信号ck2的低电平信号的控制导通，从而可以将信号ck2的低电平信号提供给第二节点n2，以使第二节点n2的信号为低电平信号，从而可以控制第十五晶体管m15和第一晶体管m1导通。导通的第一晶体管m1可以将第一节点n1的高电平信号提供给第三节点n3，以使第三节点n3的信号为高电平信号，从而控制第十四晶体管m14截止。导通的第十五晶体管m15可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出的信号op为高电平信号。
134.本公开实施例提供了又一些移位寄存器单元的结构示意图，如图9所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
135.在本公开实施例中，如图9所示，降噪电路13包括：第四晶体管m4和第五晶体管m5；其中，第四晶体管m4的栅极与第三节点n3电连接，第四晶体管m4的第一极与第二参考信号端vref2电连接，第四晶体管m4的第二极与第五晶体管m5的第一极电连接。第五晶体管m5的栅极与第一时钟信号端ck1电连接，第五晶体管m5的第二极与第二节点n2电连接。
136.图9所示的移位寄存器单元对应的信号时序图，可以如图8a所示。
137.其中，在第一阶段t1，由于第二电容c2的作用，可以将第三节点n3的信号由低电平信号抬升为1v左右的高电平信号，从而还可以控制第四晶体管m4截止。并且，该阶段的其余工作过程可以与图5所示的移位寄存器单元在第一阶段中的工作过程，具体在此不作赘述。
138.第二阶段t2，由于第三节点n3的信号为高电平信号，从而还可以控制第四晶体管m4截止。并且，该阶段的其余工作过程可以与图5所示的移位寄存器单元在第二阶段中的工作过程，具体在此不作赘述。在本阶段中，由于设置了第五晶体管m5，并且ck2为高电平，可以控制第五晶体管m5截止，从而可以避免第二参考信号端vref2的高电平信号影响第二节点n2的信号，从而可以使第二节点n2的信号可以稳定为低电平信号。
139.第三阶段t3，由于第三节点n3的信号为高电平信号，从而还可以控制第四晶体管m4截止。并且，该阶段的其余工作过程可以与图5所示的移位寄存器单元在第三阶段中的工作过程，具体在此不作赘述。
140.第四阶段t4，由于第三节点n3的信号为高电平信号，从而还可以控制第四晶体管m4截止。并且，该阶段的其余工作过程可以与图5所示的移位寄存器单元在第四阶段中的工作过程，具体在此不作赘述。
141.第五阶段t5，由于第三节点n3的信号为低电平信号，从而还可以控制第四晶体管m4导通。并且，第五晶体管m5在信号ck1的低电平信号的控制下导通，从而可以通过导通的第四晶体管m4和第五晶体管m5将第二参考信号端vref2的高电平信号提供给第二节点n2，以使第二节点n2的信号为高电平信号。并且，该阶段的其余工作过程可以与图5所示的移位寄存器单元在第五阶段中的工作过程，具体在此不作赘述。
142.图9所示的移位寄存器单元对应的信号时序图，也可以如图8b所示，在此不作赘述。
143.本公开实施例还提供了一种移位寄存器单元的驱动方法，如图12所示，可以包括：
144.s10、第一阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点断开；第二晶体管将控制信号端和第一电容导通；输出电路响应于第三节点的信号，控制信号输出端输出信号；
145.s20、第二阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点导通；第二晶体管将控制信号端和第一电容断开；输出电路响应于第二节点的信号，控制信号输出端输出信号；
146.s30、第三阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点导通；第二晶体管将控制信号端和第一电容断开；输出电路响应于第二节点的信号，控制信号输出端输出信号；
147.s40、第四阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点导通；第二晶体管将控制信号端和第一电容断开；输出电路响应于第二节点的信号，控制信号输出端输出信号；
148.s50、第五阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点先导通后断开；第二晶体管将控制信号端和第一电容导通；输出电路响应于第三节点的信
号，控制信号输出端输出信号。
149.在本公开实施例中，在第二阶段之后，且在第三阶段之前，还包括：至少一个插入阶段；其中，插入阶段包括第一子插入阶段与第二子插入阶段；
150.在第一子插入阶段，控制电路根据输入信号端的信号、时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点导通；第二晶体管将控制信号端和第一电容断开；输出电路响应于第二节点的信号，控制信号输出端输出信号；
151.在第二子插入阶段，控制电路根据时钟信号端的信号以及参考信号端的信号，控制第一节点的信号和第二节点的信号；第一晶体管将第一节点与第三节点导通；第二晶体管将控制信号端和第一电容断开；输出电路响应于第二节点的信号，控制信号输出端输出信号。
152.其中，该驱动方法的驱动原理和具体实施方式与上述实施例移位寄存器单元的原理和实施方式相同，因此，该驱动方法可参见上述实施例中移位寄存器单元的具体实施方式进行实施，在此不再赘述。
153.基于本公开实施例中的移位寄存器单元的结构和其驱动方法，对本公开实施例中的移位寄存器单元的第三节点n3的信号进行了仿真模拟，以及对信号输出端op输出的信号进行了仿真模拟。以及，基于现有技术中的移位寄存器单元的结构和其驱动方法，对现有技术中的移位寄存器单元的第三节点n3的信号进行了仿真模拟，以及对信号输出端op输出的信号进行了仿真模拟。对第三节点n3的信号进行仿真模拟的仿真模拟图如图10所示。对信号输出端op的信号进行仿真模拟的仿真模拟图如图11所示。图10和图11中，横坐标代表时间，纵坐标代表电压。l11代表对现有技术中的移位寄存器单元的信号输出端op的信号进行仿真模拟的信号变化曲线，l12代表对本公开实施例中的移位寄存器单元的信号输出端op的信号进行仿真模拟的信号变化曲线。l21代表对现有技术中的移位寄存器单元的第三节点n3的信号进行仿真模拟的信号变化曲线，l22代表对本公开实施例中的移位寄存器单元的第三节点n3的信号进行仿真模拟的信号变化曲线。结合图10与图11可知，相比现有技术中的移位寄存器单元，本公开实施例通过设置第二晶体管m2和第一电容，可以在t0时刻(即第五阶段t5中的时刻)使第三节点n3的低电平的电压比现有技术中的移位寄存器单元的第三节点n3的低电平的电压更低。由于本公开实施例中，在t0时刻第三节点n3的低电平更低，可以尽可能的打开第十四晶体管m14，以使第十四晶体管m14可以将第一参考信号端的低电平信号及时输出给信号输出端op，从而缩短信号输出端op由高电平切换为低电平的时间。
154.本公开实施例还提供了一种驱动控制电路，如图13所示，包括级联的多个移位寄存器单元sr(1)、sr(2)
…
sr(n
‑
1)、sr(n)
…
sr(n
‑
1)、sr(n)(共n个移位寄存器，1≤n≤n，n为整数)；其中，
155.第一级移位寄存器单元的输入信号端ip与触发信号端stv电连接；
156.每相邻的两级移位寄存器单元，下一级移位寄存器单元的输入信号端ip与上一级移位寄存器单元的信号输出端op电连接。
157.具体地，上述驱动控制电路中的每个移位寄存器单元的具体结构与本公开上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该驱动控制电路可以应被配置为液晶显示面板中，也可以应被配置为电致发光显示面板中，在此不作限定。
158.具体地，在本公开实施例提供的上述驱动控制电路中，如图13所示，各级移位寄存器单元sr(n)的第一参考信号端vref1均与同一直流信号端vdd耦接，各级移位寄存器单元sr(n)的第二参考信号端vref2均与同一直流信号端vss耦接。
159.具体地，在本公开实施例提供的上述驱动控制电路中，如图13所示，第2k
‑
1级移位寄存器单元的第一时钟信号端ck1和第2k级移位寄存器单元的第二时钟信号端ck2均与同一时钟端即第一时钟端ck1耦接；第2k
‑
1级移位寄存器单元的第二时钟信号端ck2和第2k级移位寄存器单元的第一时钟信号端ck1均与同一时钟端即第二时钟端ck2耦接；其中，k为正整数。
160.本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述驱动控制电路。该显示装置解决问题的原理与前述驱动控制电路相似，因此该显示装置的实施可以参见前述驱动控制电路的实施，重复之处在此不再赘述。
161.在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
162.在具体实施时，显示装置可以包括多个像素单元，多条栅线和数据线，每个像素单元可以包括多个子像素，例如红色子像素、绿色子像素以及蓝色子像素。本公开实施例提供的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置，在此不作限定。
163.在本公开实施例中，显示装置包括多条扫描线；多条扫描线也对应设置有驱动控制电路；一条扫描线与驱动控制电路中的一级移位寄存器单元的信号输出端电连接。例如，在本公开实施例提供的上述显示装置为液晶显示装置时，子像素中的tft可以与扫描线电连接，并且使上述驱动控制电路可以作为栅极驱动电路，且该栅极驱动电路与扫描线电连接，应用于给子像素中的tft提供栅极扫描信号。需要说明的是，子像素中的tft可以为n型晶体管或p型晶体管，在此不作限定。
164.在本公开实施例中，显示装置包括多条发光控制信号线和多条扫描线；多条发光控制信号线对应设置有驱动控制电路；一条发光控制信号线与驱动控制电路中的一级移位寄存器单元的信号输出端电连接。以及，多条扫描线也对应设置有驱动控制电路；一条扫描线与驱动控制电路中的一级移位寄存器单元的信号输出端电连接。例如，在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素电路。一般像素电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管。在具体实施时，在本公开实施例提供的上述显示装置为有机发光显示装置时，发光控制晶体管可以与发光控制信号线电连接，扫描控制晶体管可以与扫描线电连接，该有机发光显示装置可以包括一个本公开实施例提供的上述驱动控制电路，该驱动控制电路可以作为发光驱动电路，且该发光驱动电路与发光控制晶体管电连接，应用于提供发光控制晶体管的发光控制信号；或者，该驱动控制电路也可以作为栅极驱动电路，且该栅极驱动电路与扫描线电连接，应用于提供扫描控制晶体管的栅极扫描信号。当然，该有机发光显示装置也可以包括两个本公开实施例提供的上述驱动控制电路，其中一个驱动控制电路可以作为发光驱动电路，与发光控制晶体管电连接，应用于提供发光控制晶体管的发光控制信号；则另一个驱动控制电路作为栅极驱动电路，与扫描线电连接，应用于提供
扫描控制晶体管的栅极扫描信号，在此不作限定。
165.本公开实施例提供的移位寄存器单元、驱动控制电路、显示装置及驱动方法，通过控制电路控制第一节点和第二节点的信号。通过第一晶体管控制第一节点与第三节点之间的导通和断开。通过第二晶体管控制控制信号端与第一电容之间的导通和断开。通过输出电路控制信号输出端输出信号。通过上述元器件的相互配合，可以使信号输出端输出的信号的稳定性提高。
166.显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。