移位寄存器单元及显示面板的制作方法

1.本公开涉及显示技术领域，具体而言，涉及一种移位寄存器单元及显示面板。


背景技术：

2.相关技术中，脉宽调制em goa单元的输出信号去噪方式为时钟信号耦合去噪晶体管栅极电位，使得去噪晶体管的栅极电位拉低，从而开启该晶体管进行输出。该去噪方式受时钟信号频率影响，尤其当低频驱动时，去噪晶体管的开启时间相对较短，造成去噪晶体管的输出悬空，从而影响去噪晶体管输出信号的稳定性。
3.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

4.本公开的目的在于克服上述现有技术的不足，提供一种移位寄存器单元及显示面板。
5.根据本公开的一个方面，提供一种移位寄存器单元，包括：输入电路，连接输入端、第一电源端、第一时钟信号端、第一节点和第二节点，所述输入电路用于响应所述第一时钟信号端的信号将所述输入端的信号传输至所述第一节点，或响应所述第一时钟信号端的信号将所述第一电源端的信号传输至所述第二节点；电位维持电路，连接所述第一节点、第三节点、所述第一电源端和第二电源端，所述电位维持电路用于响应所述第一电源端的信号和所述第一节点的信号将所述第二电源端的信号传输至所述第三节点；第一下拉电路，连接所述第二节点、第四节点和第二时钟信号端，所述第一下拉电路用于响应所述第二节点的信号和所述第二时钟信号端的信号将所述第二时钟信号端的信号传输至所述第四节点；输出电路，连接所述第三节点、所述第四节点、所述第一电源端、第三电源端和输出端，所述输出电路用于响应所述第三节点的信号将所述第一电源端的信号传输至所述输出端，或响应所述第四节点的信号将所述第三电源端的信号传输至所述输出端。
6.在本公开的一种示例性实施例中，所述电位维持电路包括：第十一晶体管，第一端连接所述第一节点，第二端连接所述第三节点，控制端连接所述第一电源端；第五晶体管，第一端连接所述第三节点，第二端连接所述第二电源端，控制端连接所述第一节点。
7.在本公开的一种示例性实施例中，所述电位维持电路包括：第十一晶体管，第一端连接所述第一节点，第二端连接所述第三节点，控制端连接所述第一电源端；第五晶体管，第一端连接所述第三节点，第二端连接第五节点，控制端连接所述第一节点；第四晶体管，第一端连接所述第五节点，第二端和控制端连接所述第二电源端。
8.在本公开的一种示例性实施例中，所述第二电源端的导通电平低于所述第一电源端的导通电平。
9.在本公开的一种示例性实施例中，所述第三节点的导通电平大于所述第二电源端的导通电平且小于所述第一电源端的导通电平。
10.在本公开的一种示例性实施例中，所述输入电路包括：第一子输入电路，连接输入端、第一时钟信号端和第一节点，所述第一子输入电路用于响应所述第一时钟信号端的信号将所述输入端的信号传输至所述第一节点；第二子输入电路，连接所述第一时钟信号端、第一电源端和第二节点，所述第二子输入电路用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输至所述第二节点；第二下拉电路，连接所述第一节点、所述第二节点和所述第一时钟信号端，所述第二下拉电路用于响应所述第一节点的信号将所述第一时钟信号端的电压传输至所述第二节点。
11.在本公开的一种示例性实施例中，所述第一子输入电路包括：第一晶体管，第一端连接所述输入端，第二端连接所述第一节点，控制端连接所述第一时钟信号端；所述第二子输入电路包括：第二晶体管，第一端连接所述第一电源端，第二端连接所述第二节点，控制端连接所述第一时钟信号端；所述第二下拉电路包括：第三晶体管，第一端连接所述第一时钟信号端，第二端连接所述第二节点，控制端连接所述第一节点；所述第一下拉电路包括：第六晶体管，第一端连接所述第二时钟信号端，第二端连接第六节点，控制端连接所述第二节点；第二电容，连接于所述第二节点和所述第六节点之间；第七晶体管，第一端连接所述第六节点，第二端连接所述第四节点，控制端连接所述第二时钟信号端。
12.在本公开的一种示例性实施例中，所述输出电路包括：第一子输出电路，连接所述第三节点、输出端和所述第一电源端，所述第一子输出电路用于响应所述第三节点的信号将所述第一电源端的信号传输至所述输出端；第二子输出电路，连接所述第四节点、第三电源端和所述输出端，所述第二子输出电路用于响应所述第四节点的信号将所述第三电源端的信号传输至所述输出端；第一上拉电路，连接所述第三节点、所述第三电源端和第四节点，所述第一上拉电路用于响应所述第三节点的信号将所述第三电源端的信号传输至所述第四节点。
13.在本公开的一种示例性实施例中，所述第一子输出电路包括：第十晶体管，第一端连接所述第一电源端，第二端连接所述输出端，控制端连接所述第三节点；所述第二子输出电路包括：第九晶体管，第一端连接所述输出端，第二端连接所述第三电源端，控制端连接所述第四节点；第一电容，连接于所述第四节点和所述第三电源端之间；所述第一上拉电路包括：第八晶体管，第一端连接所述第三电源端，第二端连接所述第四节点，控制端连接所述第三节点。
14.根据本公开的另一个方面，还提供一种显示面板，包括栅极驱动电路，所述栅极驱动电路包括多个级联的本公开任一实施例所述的移位寄存器单元。
15.本公开提供的移位寄存器单元，通过在输入电路和输出电路之间设置电位维持电路，当输入端为导通电平时，电位维持电路控制第三节点维持稳定的低电位，在第三节点的稳定低电位控制下，可避免输出电路中的晶体管因为开启时间短而悬空，因而输出电路不容易受到外部信号干扰，从而输出电路能够输出稳定低电平，解决了去噪晶体管在低频驱动时输出不稳定的问题。
16.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
17.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为根据本公开一种实施方式的移位寄存器单元的结构示意图；
19.图2为根据本公开的一种实施方式的移位寄存器单元的部分节点的信号仿真图；
20.图3为根据本公开的另一种实施方式的移位寄存器单元的结构示意图；
21.图4为根据本公开的又一种实施方式的移位寄存器单元的结构示意图；
22.图5为根据本公开的一种实施方式的部分信号的时序图；
23.图6为根据本公开一种实施方式的移位寄存器单元在第一阶段的等效电路图；
24.图7为根据本公开一种实施方式的移位寄存器单元在第二阶段的等效电路图；
25.图8为根据本公开一种实施方式的移位寄存器单元在第三阶段的等效电路图；
26.图9为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图；
27.图10为根据本公开一种实施方式的移位寄存器单元在第五阶段前半段的等效电路图；
28.图11为根据本公开一种实施方式的移位寄存器单元在第五阶段前半段的等效电路图。
具体实施方式
29.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
30.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
31.用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
32.图1为根据本公开一种实施方式的移位寄存器单元的结构示意图，本示例性实施例中，移位寄存器单元可组成栅极驱动电路。移位寄存器单元输出的em信号可以向一行像素单元提供使能信号，通过级联多个移位寄存器单元输出多个em信号可以向多行像素单元提供复位阶段和补偿阶段的使能信号。如图1所示，该移位寄存器单元可包括输入电路10、
电位维持电路20、第一下拉电路30和输出电路40，其中，输入电路10连接输入端input、第一电源端vgl、第一时钟信号端clk、第一节点p1和第二节点p2，所述输入电路10用于响应所述第一时钟信号端clk的信号将所述输入端input的信号传输至所述第一节点p1，或响应所述第一时钟信号端clk的信号将所述第一电源端vgl的信号传输至所述第二节点p2；电位维持电路20连接所述第一节点p1、第三节点p3、所述第一电源端vgl和第二电源端lvgl，所述电位维持电路20用于响应所述第一电源端vgl的信号和所述第一节点p1的信号将所述第二电源端lvgl的信号传输至所述第三节点p3；第一下拉电路30连接所述第二节点p2、第四节点p4和第二时钟信号端clkb，所述第一下拉电路30用于响应所述第二节点p2的信号和所述第二时钟信号端clkb的信号将所述第二时钟信号端clkb的信号传输至所述第四节点p4；输出电路40连接所述第三节点p3、所述第四节点p4、所述第一电源端vgl、第三电源端vgh和输出端em_out，所述输出电路40用于响应所述第三节点p3的信号将所述第一电源端vgl的信号传输至所述输出端em_out，或响应所述第四节点p4的信号将所述第三电源端vgh的信号传输至所述输出端em_out。
33.本公开提供的移位寄存器单元，通过在输入电路和输出电路之间设置电位维持电路，当输入端为导通电平时，电位维持电路控制第三节点维持稳定的低电位，在第三节点的稳定低电位控制下，可避免输出电路中的晶体管因为开启时间短而悬空，因而输出电路不容易受到外部信号干扰，从而输出电路能够输出稳定低电平，解决了去噪晶体管在低频驱动时输出不稳定的问题。
34.如图1所示，本示例性实施例中，输入电路10可包括：第一子输入电路110、第二子输入电路120和第二下拉电路130，输出电路40可包括：第一子输出电路410、第二子输出电路420和第一上拉电路430，其中，第一子输入电路110连接输入端input、第一时钟信号端clk和第一节点p1，第一子输入电路110用于响应第一时钟信号端clk的信号将输入端input的信号传输至第一节点p1；第二子输入电路120连接第一时钟信号端clk、第一电源端vgl和第二节点p2，第二子输入电路120用于响应第一时钟信号端clk的信号将第一电源端vgl的信号传输至第二节点p2；第二下拉电路130连接第一节点p1、第二节点p2和第一时钟信号端clk，第一下拉电路30用于响应第一节点p1的信号将第一时钟信号端clk的电压传输至第二节点p2。第一子输出电路410连接第三节点p3、输出端em_out和第一电源端vgl，第一子输出电路410用于响应第三节点p3的信号将第一电源端vgl的信号传输至输出端em_out；第二子输出电路420连接第四节点p4、第三电源端vgh和输出端em_out，第二子输出电路420用于响应第四节点p4的信号将第三电源端vgh的信号传输至输出端em_out；第一上拉电路430连接第三节点p3、第三电源端vgh和第四节点p4，第一上拉电路430用于响应第三节点p3的信号将第三电源端vgh的信号传输至第四节点p4。
35.其中，第一时钟信号端clk和第二时钟信号端clkb可交替输出导通电平(导通电平例如可以为低电平)，第一电源端vgl和第二电源端lvgl可输出导通电平(例如低电平)，第三电源端vgh可输出非导通电平(例如高电平)。当输入端input为非导通电平(例如为高电平)时，第一子输入电路110将输入端input的非导通电平信号传输至第一节点p1，从而在输入端input为非导通电平期间，第二下拉电路130关闭，第一节点p1一直维持非导通电平，电位维持电路20关闭使得第三节点维持非导通电平，第一子输出电路410关闭。当第一时钟信号端clk为导通电平时，第二子输入电路120导通将第一电源端vgl的导通电平传输至第二
节点p2，第一下拉电路30和第一上拉电路430关闭，第四节点p4维持上一阶段的非导通电平，从而第二子输出电路420关闭，移位寄存器单元的输出端em_out维持上一阶段的导通电平。当第一时钟信号端clk为非导通电平时，第二子输入电路120关闭，第二节点p2维持上一阶段的导通电平，第一上拉电路430关闭，第一下拉电路30导通将第二时钟信号端clkb的导通电平传输至第四节点p4，使得第二子输出电路420导通，从而将第三电源端vgh的非导通电平传输至输出端em_out，移位寄存器单元输出非导通电平，移位寄存器单元的输出端信号较输入端信号发生移位。当输入端信号为导通电平时，第一时钟信号端clk和第二时钟信号端clkb交替输出导通电平，使得第一节点p1持续输出导通电平，从而控制电位维持电路20导通，导通的电位维持电路20控制第三节点p3维持导通电平，从而，一方面控制第一上拉电路430将第三电源端vgh的非导通电平传输至第四节点p4，而使得第二子输出电路420关闭；另一方面控制第一子输出电路410保持稳定的导通状态，将第一电源端vgl的导通电平信号传输至输出端em_out，使得移位寄存器单元持续输出稳定的导通电平信号。本示例性实施例中，在电位维持电路20的控制下，第一子输出电路410的开启时长得以保证，从而在输入端信号为导通电平时，移位寄存器单元可输出稳定的导通电平信号。图2为根据本公开的一种实施方式的移位寄存器单元的部分节点的信号仿真图，图中，横坐标表示时间，纵坐标表示电平信号幅值，k1表示未采用电位维持电路20时得到的第三节点p3的电平信号，k2为采用电位维持电路20后得到的第三节点p3的电平信号，从图2可以看出，在设置电位维持电路20后，移位寄存器单元的第三节点p3受到外部信号干扰小，输出信号稳定，因而第一子输出电路410能够输出稳定信号。
36.图3为根据本公开的另一种实施方式的移位寄存器单元的结构示意图，如图3所示，在本公开的一种示例性实施例中，电位维持电路20可包括：第十一晶体管m11和第五晶体管m5，其中，第十一晶体管m11的第一端连接第一节点p1，第十一晶体管m11的第二端连接第三节点p3，第十一晶体管m11的控制端连接第一电源端vgl；第五晶体管m5的第一端连接第三节点p3，第五晶体管m5的第二端连接第二电源端lvgl，第五晶体管m5的控制端连接第一节点p1。其中，以第十一晶体管m11和第五晶体管m5可以为p型晶体管为例，当第一节点p1为高电平时，第五晶体管m5关闭，电位维持电路20关闭。当第一节点p1为低电平时，第十一晶体管m11和第五晶体管m5打开，电位维持电路20导通，第三节点p3写入稳定的低电平信号xvgl，在第十一晶体管m11和第五晶体管m5的分压作用下，该xvgl低电平信号介于第二电源端电平lvgl和第一电源端电平vgl之间，从而控制第一子输出电路410输出稳定的低电平信号。
37.图4为根据本公开的又一种实施方式的移位寄存器单元的结构示意图，在本公开的另一种实施例中，如图4所示，该电位维持电路20可包括：第十一晶体管m11、第五晶体管m5和第四晶体管m4，其中，第十一晶体管m11的第一端连接第一节点p1，第十一晶体管m11的第二端连接第三节点p3，第十一晶体管m11的控制端连接第一电源端vgl；第五晶体管m5的第一端连接第三节点p3，第五晶体管m5的第二端连接第五节点p5，第五晶体管m5的控制端连接第一节点p1；第四晶体管m4的第一端连接第五节点p5，第四晶体管m4的第二端和控制端连接第二电源端lvgl。其中，同样以第十一晶体管m11、第五晶体管m5和第四晶体管m4为p型晶体管为例，第四晶体管m4和第五晶体管m5连通，在第一节点p1为高电平时，第五晶体管m5关闭，此时电位维持电路20关闭。在第一节点p1为低电平时，第十一晶体管m11和第五晶
体管m5导通，同时第二电源端lvgl为低电平信号，第四晶体管m4导通，此时电位维持电路20导通，从而向第三节点p3写入稳定的低电平信号xvgl，因为第十一晶体管m11与第五晶体管m5和第四晶体管m4的分压作用，该xvgl低电平信号介于第二电源端电平lvgl和第一电源端电平vgl之间，从而控制第一子输出电路410输出稳定的低电平信号。应当理解的是，在其他示例性实施例中，电位维持电路20还可以具有其他的电路结构。
38.如图3或图4所示，第一子输入电路110可包括：第一晶体管m1，第一晶体管m1的第一端连接输入端input，第一晶体管m1的第二端连接第一节点p1，第一晶体管m1的控制端连接第一时钟信号端clk；第二子输入电路120可包括：第二晶体管m2，第二晶体管m2的第一端连接第一电源端vgl，第二晶体管m2的第二端连接第二节点p2，第二晶体管m2的控制端连接第一时钟信号端clk；第二下拉电路130可包括：第三晶体管m3，第三晶体管m3的第一端连接第一时钟信号端clk，第三晶体管m3的第二端连接第二节点p2，第三晶体管m3的控制端连接第一节点p1。第一子输出电路410可包括：第十晶体管m10，第十晶体管m10的第一端连接第一电源端vgl，第十晶体管m10的第二端连接输出端em_out，第十晶体管m10的控制端连接第三节点p3；第二子输出电路420包括：第九晶体管m9和第一电容c1，其中，第九晶体管m9的第一端连接输出端em_out，第九晶体管m9的第二端连接第三电源端vgh，第九晶体管m9的控制端连接第四节点p4，第一电容c1连接于第四节点p4和第三电源端vgh之间；第一上拉电路430可包括：第八晶体管m8，第八晶体管m8的第一端连接第三电源端vgh，第八晶体管m8的第二端连接第四节点p4，第八晶体管m8的控制端连接第三节点p3。第一下拉电路30可包括：第六晶体管m6、第二电容c2和第七晶体管m7，其中，第六晶体管m6的第一端连接第二时钟信号端clkb，第六晶体管m6的第二端连接第六节点p6，第六晶体管m6的控制端连接第二节点p2；第二电容c2连接于第二节点p2和第六节点p6之间；第七晶体管m7的第一端连接第六节点p6，第七晶体管m7的第二端连接第四节点p4，第七晶体管m7的控制端连接第二时钟信号端clkb。其中，第一晶体管m1～第十一晶体管m11可均为p型晶体管，第一电源端vgl的信号可以为低电平，第二电源端lvgl的信号可以为低电平，第三电源端vgh的信号可以为高电平。应该理解的是，在其他示例性实施例中，该移位寄存器电路还可以为其他的结构，例如第一晶体管m1～第十一晶体管m11也可以为n型晶体管，第一子输入电路110、第二子输入电路120、第一子输出电路410、第二子输出电路420均可包括多个级联的晶体管等，这些都属于本公开的保护范围。
39.图5为根据本公开的一种实施方式的部分信号的时序图。其中，clk为第一时钟信号端clk的信号，clkb为第二时钟信号端clkb的信号，input为输入端input的信号，output为输出端em_out的信号，cn1为第一节点p1的信号，cn2为第二节点p2的信号，cn3为第三节点p3的信号，cn4为第四节点p4的信号，cn6为第六节点p6的信号。输入端input的无效时段可以为高电平信号，高电平信号的时长可以为3h，第一时钟信号端clk和第二时钟信号端clkb的信号可以交替为有效信号，且均为低电平有效，低电平的时长为1h。结合图3～图5，该移位寄存器单元的驱动方法可包括5个阶段，其中，第一晶体管m1到第十一晶体管m11可以为p型晶体管，第一电源信号端和第二电源信号端交替输出低电平有效信号。
40.在第一阶段t1，第一时钟信号端clk为低电平信号，第二时钟信号端clkb为高电平信号，图6为根据本公开一种实施方式的移位寄存器单元在第一阶段的等效电路图，其中，输入端input为高电平无效电平，使得第一节点p1在此区间一直维持高电平，控制第五晶体
管m5关闭，即电位维持电路20关闭，第三节点p3维持上一阶段的高电平信号，从而第八晶体管m8、第十晶体管m10关闭。第一时钟信号端clk为有效电平，第二晶体管m2开启，第二节点p2写入vgl使得第六晶体管m6开启，使得第六节点p6写入vgh，使得第四晶体管m4关闭。第四节点p4维持vgh，第九晶体管m9关闭，从而输出端em_out维持上一阶段的低电平。
41.在第二阶段t2，输入端信号为高电平信号，第一时钟信号端clk为高电平信号，第二时钟信号端clkb为低电平信号，图7为根据本公开一种实施方式的移位寄存器单元在第二阶段的等效电路图，其中，第一晶体管m1关闭，第一节点p1维持上一阶段的高电平信号，第三晶体管m3关闭，且第五晶体管m5关闭而使得电位维持电路20关闭，第八晶体管m8和第十晶体管m10关闭。同时，第一时钟信号端clk为高电平信号使得第二晶体管m2关闭，第二节点p2维持vgl低电平使得第六晶体管m6开启，第二时钟信号端clkb的低电平耦合至第二节点p2使得第六晶体管m6充分开启，第六节点p6写入vgl低电平，从而通过第七晶体管m7将第四节点p4写入vgl低电平，第九晶体管m9开启，从而输出端em_out写入高电平，使得移位寄存器单元的输出信号较输入信号发生移位。
42.在第三阶段t3，输入端信号为高电平信号，第一时钟信号端clk为低电平信号，第二时钟信号端clkb为高电平信号，图8为根据本公开一种实施方式的移位寄存器单元在第三阶段的等效电路图，其中，第一节点p1为高电平，第三晶体管m3关闭，第五晶体管m5在第一节点p1的高电平作用下关闭，因而第十晶体管m10关闭，第八晶体管m8关闭。同时，第二晶体管m2开启，第二节点p2维持vgl低电平使得第六晶体管m6开启，第二时钟信号端clkb高电平使得第六节点p6写入高电平，第七晶体管m7关闭，第四节点p4维持上一阶段的vgl低电平，第九晶体管m9开启，从而输出端em_out维持高电平。
43.在第四阶段t4，输入端信号为低电平有效信号，第一时钟信号端clk为高电平信号，第二时钟信号端clkb为低电平信号，图9为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图，其中，第一晶体管m1关闭，第一节点p1维持高电位，第三晶体管m3关闭，第五晶体管m5在第一节点p1的高电平作用下关闭，因而第十晶体管m10关闭，第八晶体管m8关闭。同时，第二晶体管m2关闭，第二节点p2维持vgl低电平使得第六晶体管m6开启，第二时钟信号端clkb低电平耦合使其开启充分，第六节点p6写入vgl低电平，第七晶体管m7打开，第四节点p4写入vgl低电平，第九晶体管m9打开，从而输出端em_out输出vgh，至此，移位寄存器单元完成对输入信号的移位。
44.在第五阶段t5，输入端信号为低电平有效信号，第一时钟信号端clk和第二时钟信号端clkb交替输出低电平信号，图10为根据本公开一种实施方式的移位寄存器单元在第五阶段前半段的等效电路图，其中，在第五阶段的前半段，第一时钟信号端clk为低电平信号，第二时钟信号端clkb为高电平信号，第七晶体管m7关闭，第一节点p1为低电平信号，第十一晶体管m11、第四晶体管m4和第五晶体管m5打开，向第三节点p3写入低电平信号，一方面使得第八晶体管m8打开，将第四节点p4写入vgh高电平信号，使得第九晶体管m9关闭；另一方面使得第十晶体管m10的栅极维持稳定的低电位，使得第十晶体管m10开启足够时长，避免输出端em_out悬空，从而输出端em_out输出稳定的vgl低电平。图11为根据本公开一种实施方式的移位寄存器单元在第五阶段前半段的等效电路图，其中，在第五周期的后半段，第一时钟信号端clk为高电平信号，第二时钟信号端clkb为低电平信号，第一晶体管m1和第二晶体管m2关闭，第一节点p1维持上一阶段的低电平信号，第二节点p2为高电平，第六晶体管m6
关闭，同时在第一节点p1的低电平信号控制下，第十一晶体管m11、第四晶体管m4、第五晶体管m5、第八晶体管m8、第九晶体管m9和第十晶体管m10与前半段的工作状态相同，使得输出端em_out能够输出稳定的vgl低电平。可见，本公开通过设置电位维持电路20，可保证第十晶体管m10稳定输出低电平信号。本示例性实施例中，第二电源端lvgl的电平可以低于第一电源端vgl的电平，因为第十一晶体管m11与第五晶体管m5和/或第四晶体管m4的分压作用，而使得第三节点p3的电平介于第二电源端lvgl的电平和第一电源端vgl的电平之间。此外，本示例性实施例中，通过调节第二电源端lvgl的电平能够控制第十晶体管m10维持低电位的时长，从而使得本公开提供的移位寄存器单元能够解决因为电压浮动而造成的输出不稳定问题，例如当第十晶体管m10的高电平波动导致第十晶体管m10的开启时长不够时，可降低第二电源端lvgl的输出电平值来延长第十晶体管m10的开启时长，避免第十晶体管m10出现浮空状态而使得第十晶体管m10稳定输出。应当理解的是，在本公开的其他示例性实施例中，该移位寄存器电路还可以有其他的驱动方法，例如输入端input的无效时段的时长可以为5h，第一时钟信号端clk和第二时钟信号端clkb的信号变化周期可以为2h等，这些都属于本公开的保护范围。
45.本公开还提供一种显示面板，该显示面板包括栅极驱动电路，所述栅极驱动电路包括多个级联的上述的移位寄存器单元。该显示面板可以应用于电视、手机、平板电脑等显示装置。
46.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。