基础芯片、存储系统以及半导体结构的制作方法

本技术实施例涉及半导体，特别涉及一种基础芯片、存储系统以及半导体结构。

背景技术：

1、半导体存储可以分为非易失性存储和易失性存储。动态随机存取存储器(dynamicrandom access memory，dram)作为易失性存储，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。

2、随着dram的制程工艺越来越先进、存储密度越来越高，dram中存储数据可能会发生错误，严重影响dram性能。因此，dram中通常采用纠错码(ecc，error checking andcorrection or error correction coding)技术来对存储数据的错误进行检测或修正。

技术实现思路

1、本技术实施例提供一种基础芯片、存储系统以及半导体结构，至少有利于解决控制器或者存储芯片面积紧张的问题。

2、根据本技术一些实施例，本技术实施例一方面提供一种基础芯片，应用于存储系统，包括：所述基础芯片被配置为，在写入阶段接收第一数据并进行错误校正码编码处理以生成编码数据，在所述写入阶段向存储芯片传输第二数据，所述第二数据包括所述第一数据和所述编码数据，在读取阶段接收来自所述存储芯片的所述第二数据并进行检错纠错处理，在所述读取阶段传输第三数据，所述第三数据为进行所述检错纠错处理后的所述第一数据。

3、另外，所述基础芯片包括：编码模块，所述编码模块被配置为，在所述写入阶段接收所述第一数据并进行所述错误校正码编码处理，以生成所述编码数据；检错纠错模块，所述检错纠错模块被配置为，在所述读取阶段接收所述第二数据并进行所述检错纠错处理。

4、另外，所述基础芯片还包括：第一串并转换模块，所述第一串并转换模块被配置为，在写入阶段接收所述第一数据并对所述第一数据进行第一串并转换处理，并将所述第一串并转换处理后的所述第一数据传输至所述编码模块；第一并串转换模块，所述第一并串转换模块被配置为，在读取阶段接收所述第三数据并对所述第三数据进行第一并串转换处理，并将所述第一并串转换处理后的所述第三数据传输至控制器。

5、另外，所述基础芯片还包括：第二并串转换模块，所述第二并串转换模块被配置为，在写入阶段接收来自所述编码模块的所述第二数据并进行第二并串转换处理，并将所述第二并串转换处理后的所述第二数据传输至所述存储芯片；第二串并转换模块，所述第二串并转换模块被配置为，在读取阶段接收来自所述存储芯片的所述第二数据并进行第二串并转换处理，并将所述第二串并转换处理后的所述第二数据传输至所述检错纠错模块。

6、另外，所述基础芯片还被配置为，在所述检错纠错处理期间生成检错标志信号，且基于所述检错标志信号，记录所述第一数据在传输过程中的出错情况。

7、另外，所述基础芯片还包括：存储缓存模块，所述存储缓存模块被配置为，存储所述第一数据在传输过程中的出错情况；命令模块，所述命令模块接收轮询指令，并产生命令信号以及时钟信号；所述存储缓存模块还被配置为，基于所述命令信号和所述时钟信号，输出表征信号，所述表征信号表征所述第一数据在传输过程中的出错情况。

8、另外，所述存储缓存模块包括先入先出型寄存器。

9、根据本技术一些实施例，本技术实施例另一方面还提供一种存储系统，包括控制器、基础芯片以及存储芯片；所述控制器被配置为，在写入阶段向所述基础芯片传输第一数据；所述基础芯片被配置为，在写入阶段接收所述第一数据并进行错误校正码编码处理以生成编码数据，在所述写入阶段向所述存储芯片传输第二数据，所述第二数据包括所述第一数据以及所述编码数据，在读取阶段接收来自所述存储芯片的所述第二数据并进行检错纠错处理，并在所述读取阶段向所述控制器传输第三数据，所述第三数据为进行所述检错纠错处理后的所述第一数据；所述存储芯片被配置为，在所述写入阶段接收来自所述基础芯片的所述第二数据并存储所述第二数据，并在所述读取阶段向所述基础芯片传输所述第二数据。

10、另外，所述基础芯片包括：编码模块，所述编码模块被配置为，在所述写入阶段接收所述第一数据并进行所述错误校正码编码处理，以生成所述编码数据；检错纠错模块，所述检错纠错模块被配置为，在所述读取阶段接收所述第二数据并进行所述检错纠错处理。

11、另外，所述基础芯片还包括：第一串并转换模块，所述第一串并转换模块被配置为，在写入阶段接收所述第一数据并对所述第一数据进行第一串并转换处理，并将所述第一串并转换处理后的所述第一数据传输至所述编码模块；第一并串转换模块，所述第一并串转换模块被配置为，在读取阶段接收所述第三数据并对所述第三数据进行第一并串转换处理，并将所述第一并串转换处理后的所述第三数据传输至所述控制器。

12、另外，所述基础芯片还包括：第二并串转换模块，所述第二并串转换模块被配置为，在写入阶段接收来自所述编码模块的所述第二数据并进行第二并串转换处理，并将所述第二并串转换处理后的所述第二数据传输至所述存储芯片；第二串并转换模块，所述第二串并转换模块被配置为，在读取阶段接收来自所述存储芯片的所述第二数据并进行第二串并转换处理，并将所述第二串并转换处理后的所述第二数据传输至所述检错纠错模块。

13、另外，所述控制器与所述基础芯片之间的数据传输通道的数量为m，所述基础芯片与所述存储芯片之间的数据传输通道的数量为n；其中，m和n均为大于1的正整数，且n大于m。

14、另外，所述基础芯片还被配置为，在所述检错纠错处理期间生成检错标志信号，且基于所述检错标志信号，记录所述第一数据在传输过程中的出错情况；所述存储系统还包括：寄存器，所述寄存器被配置为，存储所述第一数据在传输过程中的出错情况。

15、另外，所述基础芯片包括：存储缓存模块，所述存储缓存模块被配置为，存储所述第一数据在传输过程中的出错情况；命令模块，所述命令模块接收轮询指令，并产生命令信号以及时钟信号；所述存储缓存模块还被配置为，基于所述命令信号和所述时钟信号，向所述寄存器输出表征信号，所述表征信号表征所述第一数据在传输过程中的出错情况。

16、另外，所述控制器还被配置为，向所述命令模块发出所述轮询指令。

17、根据本技术一些实施例，本技术实施例的再一方面还提供一种半导体结构，包括：承载基板；上述的存储系统，且所述控制器以及所述基础芯片均位于所述承载基板表面，且所述存储芯片位于所述基础芯片远离所述承载基板的表面。

18、本技术实施例提供的技术方案具有以下优点：

19、本技术实施例提供的基础芯片的技术方案中，基础芯片在写入阶段对第一数据进行错误校正码编码处理以生成编码数据，并行存储芯片传输包括第一数据和编码数据的第二数据；且基础芯片在读取阶段接收来自存储芯片的第二数据并进行检错基础处理，并传输第三数据，该第三数据为检错纠错处理后的第一数据。因此，该基础芯片具有编码处理功能以及检错纠错功能，使得存储系统中的控制器和存储芯片均不需要具备编码处理功能和检错纠错功能，从而有利于提升控制器和存储芯片的性能，且合理利用基础芯片的芯片面积，进而有利于提升存储系统的存储性能。