具有动态编程验证电平的存储器装置的制作方法

具有动态编程验证电平的存储器装置
1.相关申请
2.本技术要求2020年12月30月提交的第63/131,823号美国临时申请的权益，其由此以全文引用的方式并入本文中。
技术领域
3.本公开大体上涉及存储器，并且具体地说，在一或多个实施例中，本公开涉及存储器装置内的动态预编程验证和编程验证电平。


背景技术：

4.存储器(例如，存储器装置)通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和快闪存储器。
5.快闪存储器已发展成为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器通常使用具备高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过编程(其通常被称为写入)电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(vt)的变化决定了每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可拆卸存储器模块，并且非易失性存储器的用途一直在扩展。
6.nand快闪存储器是一种常见的快闪存储器装置类型，因此称为基本存储器单元配置所布置的逻辑形式。通常，nand快闪存储器的存储器单元阵列被布置成使得阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含在一对选择栅极(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为nand串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。已知在存储器单元串和源极之间和/或存储器单元串和数据线之间使用超过一个选择栅极的变化形式。
7.在编程存储器时，存储器单元通常可被编程为通常所称的单电平单元(slc)或多电平单元(mlc)。slc可以使用单个存储器单元来表示一个数据数字(例如，位)。例如，在slc中，2.5v的vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5v的vt可指示经擦除单元(例如，表示逻辑1)。作为实例，slc中的经擦除状态可由小于或等于0v的任何阈值电压表示，而经编程数据状态可由大于0v的任何阈值电压表示。
8.mlc使用超过两个vt范围，其中每个vt范围指示不同数据状态。众所周知，诸如死区的裕度(例如，一定数量的伏特)可以分隔邻近的vt范围，例如，以便区分数据状态。多电平单元可以利用传统非易失性存储器单元的模拟特性，将位模式分配给特定的vt范围。虽然mlc通常使用存储器单元来表示二进制数数据状态(例如，4、8、16、
……
)中的一个数据状态，但作为mlc操作的存储器单元可用于表示非二进制数的数据状态。例如，在mlc使用三个
vt范围的情况下，可以使用两个存储器单元共同表示八个数据状态中的一个。
9.在编程mlc存储器时，数据值通常使用多个遍次进行编程，例如在每个遍次中编程一或多个数字。例如，在四电平mlc(通常简单地称为mlc)中，通常被称为快页(lp)数据的第一数字(例如，最低有效位(lsb))可在第一遍次中编程到存储器单元，从而产生两个(例如，第一和第二)阈值电压范围。随后，通常被称为慢页(up)数据的第二数字(例如，最高有效位(msb))可在第二遍次中编程到存储器单元，通常将第一阈值电压范围内的那些存储器单元的某一部分移动到第三阈值电压范围内，并将第二阈值电压范围内的那些存储器单元的某一部分移动到第四阈值电压范围内。类似地，八电平mlc(通常称为tlc)可表示三位的位模式，包含：第一数字，例如最低有效位(lsb)或快页(lp)数据；第二数字，例如慢页(up)数据；和第三数字，例如最高有效位(msb)或额外页(xp)数据。在操作tlc时，lp数据可在第一遍次中编程到存储器单元，从而产生两个阈值电压范围，然后在第二遍次中编程up数据和xp数据，从而产生八个阈值电压范围。类似地，十六电平mlc(通常被称为qlc)可表示四位的位模式，而32电平mlc(通常被称为plc)可表示五位的位模式。
10.可称为读取窗口宽度的读取窗口是指在特定位错误率(ber)下邻近vt分布之间的距离(例如，呈电压形式)。读取窗口预算(rwb)可指一组经编程单元(例如，一页或多页单元)的读取窗口的累积值。例如，配置成每个单元存储三位数据的tlc存储器单元可编程为八种不同vt分布中的一种，每种分布对应于相应的数据状态。在此实例中，rwb可以是所述八个vt分布之间的七个读取窗口的累积值(例如，呈电压形式)。


技术实现要素：

11.在一个方面，本技术提供一种存储器装置，其包括：存储器单元阵列；以及控制器，其配置成存取所述存储器单元阵列以将所述存储器单元阵列中的选定存储器单元编程到目标电平，其中所述控制器进一步配置成：感测所述选定存储器单元的第一阈值电压；响应于所述经感测第一阈值电压在第一预编程验证电平和第一编程验证电平之间，将所述选定存储器单元偏置用于选择性慢编程收敛(sspc)编程，其中所述第一预编程验证电平小于最终预编程验证电平，且所述第一编程验证电平小于最终编程验证电平；响应于所述经感测第一阈值电压小于所述第一预编程验证电平，将所述选定存储器单元偏置用于非sspc编程；响应于所述经感测第一阈值电压大于所述第一编程验证电平，禁止所述选定存储器单元进行编程；以及将特定编程脉冲施加到所述选定存储器单元。
12.在另一方面，本技术提供一种存储器装置，其包括：存储器单元阵列；以及控制器，其配置成存取所述存储器单元阵列以编程所述存储器单元阵列中的选定存储器单元，其中所述控制器进一步配置成：将特定编程脉冲施加到所述选定存储器单元；感测所述选定存储器单元是否已经被编程到小于最终编程验证电平的第一编程验证电平；将第一后续编程脉冲施加到所述选定存储器单元；感测所述选定存储器单元是否已经被编程到小于所述最终编程验证电平且大于所述第一编程验证电平的第二编程验证电平；将第二后续编程脉冲施加到所述选定存储器单元；以及感测所述选定存储器单元是否已经被编程到所述最终编程验证电平。
13.在又一方面，本技术提供一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，所述多个存取线中的每个存取线连接到所述多个
串联连接的存储器单元串中的每个串联连接的存储器单元串中的相应存储器单元的控制栅极；以及控制器，其配置成将连接到所述多个存取线中的选定存取线的每个相应存储器单元编程到相应目标电平，其中所述控制器进一步配置成：感测连接到所述选定存取线的每个相应存储器单元的第一阈值电压；响应于连接到所述选定存取线的每个相应存储器单元的所述经感测第一阈值电压大于所述相应存储器单元的第一编程验证电平，禁止所述相应存储器单元进行编程，其中所述相应存储器单元的所述第一编程验证电平小于所述相应存储器单元的最终编程验证电平；响应于连接到所述选定存取线的每个相应存储器单元的所述经感测第一阈值电压小于所述相应存储器单元的所述第一编程验证电平，启用所述相应存储器单元的编程；将特定编程脉冲施加到所述选定存取线；感测连接到所述选定存取线的每个相应存储器单元的第二阈值电压；响应于连接到所述选定存取线的每个相应存储器单元的所述经感测第二阈值电压大于所述相应存储器单元的所述最终编程验证电平，禁止所述相应存储器单元进行编程；响应于连接到所述选定存取线的每个相应存储器单元的所述经感测第二阈值电压小于所述相应存储器单元的所述最终编程验证电平，启用所述相应存储器单元的编程；以及将第一后续编程脉冲施加到所述选定存取线。
附图说明
14.图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
15.图2a-2c是可用于参考图1所述类型的存储器中的存储器单元阵列的部分的示意图。
16.图3描绘根据实施例的tlc存储器的存储器单元群。
17.图4是根据实施例的描绘将选定tlc存储器单元编程到目标阈值电压的编程操作的一部分的时序图。
18.图5描绘根据实施例的在将选定存储器单元编程到目标电平的编程操作期间的存储器单元群。
19.图6描绘根据另一实施例的在将选定存储器单元编程到目标电平的编程操作期间的存储器单元群。
20.图7描绘根据实施例的在将选定tlc存储器单元编程到目标阈值电压的编程操作期间的tlc存储器的存储器单元群。
21.图8a-8d是根据实施例的操作存储器的方法的流程图。
22.图9a和9b是根据另一实施例的操作存储器的方法的流程图。
23.图10a-10d是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
24.在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
25.例如，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜
晶体管(tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。
26.除非另外根据上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。
27.本文中应认识到，即使在预期值相等的情况下，工业处理和操作的可变性和精度也可能导致与预期值的差异。这些可变性和精度通常取决于集成电路装置制造和操作中使用的技术。因而，如果值预期相等，那么无论其结果值如何，这些值均被视为相等的。
28.图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等等。处理器130例如是在存储器装置100外部的控制器，它可以是存储器控制器或另一外部主机装置。
29.存储器装置100包含可在逻辑上成行和列布置的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单个存取线可与存储器单元的超过一个逻辑行相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程成至少两个目标数据状态中的一个。
30.提供行解码电路系统108和列解码电路系统110以解码地址信号。接收并解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路系统112，用于管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112、行解码电路系统108和列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与i/o控制电路112和控制逻辑116通信以锁存传入命令。
31.控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且可产生外部处理器130的状态信息，即，控制逻辑116配置成在存储器单元阵列104上执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信以响应于地址来控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元群组，例如，经保留存储器单元块。
[0032]
控制逻辑116还可与高速缓存寄存器118通信。高速缓存寄存器118锁存传入或传出的数据，如由控制逻辑116所引导，以在存储器单元阵列104分别忙于写入或读取其它数据时暂时性地存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118
传递到数据寄存器120，以便转移到存储器单元阵列104；接着可在高速缓存寄存器118中锁存来自i/o控制电路系统112的新数据。在读取操作期间，数据可从高速缓存寄存器118传递到i/o控制电路系统112，以便输出到外部处理器130；接着可从数据寄存器120向高速缓存寄存器118传递新数据。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未示出)，用于感测存储器单元阵列104中的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态来进行。状态寄存器122可与i/o控制电路系统112和控制逻辑116通信，以锁存状态信息用于输出到处理器130。
[0033]
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。依据存储器装置100的性质，可另外通过控制链路132接收额外或替代的控制信号(未示出)。存储器装置100通过复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并通过i/o总线134将数据输出到处理器130。
[0034]
例如，可通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可通过i/o控制电路系统112处的8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓存寄存器118中。所述数据随后可写入到数据寄存器120中，用于编程存储器单元阵列104。对于另一实施例，高速缓存寄存器118可省略，且所述数据可直接写入到数据寄存器120中。数据还可通过8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出。虽然可参考i/o引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
[0035]
所属领域的技术人员应了解，可以提供额外的电路系统和信号，并且图1的存储器装置100已经简化。应认识到，参考图1描述的各个块组件的功能性可能不必分离到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可用于执行图1的超过一个块组件的功能性。可替代地，集成电路装置的一或多个组件或组件部分可组合执行图1的单个块组件的功能性。
[0036]
此外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0037]
图2a是可用于参考图1所述类型的存储器的存储器单元阵列200a(例如，nand存储器阵列)的一部分的示意图，例如，作为存储器单元阵列104的一部分。存储器阵列200a包含存取线(例如，字线)2020到202n，以及数据线(例如，位线)2040到204m。存取线202可以多对一关系连接到全局存取线(例如，全局字线)，在图2a中未示出。对于一些实施例，存储器阵列200a可形成在半导体上方，所述半导体例如可经导电掺杂以具有一种导电类型，如p型导电性，例如形成p阱，或n型导电性，例如形成n阱。
[0038]
存储器阵列200a可成行(每个行对应于存取线202)和列(每个列对应于数据线
204)布置。每个列可包含一串串联连接的存储器单元(例如，非易失性存储器单元)，例如nand串2060到206m中的一个。每个nand串206可连接(例如，选择性地连接)到共源极(src)216，并且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208n可包含旨在用于存储数据的存储器单元，并且进一步包含不旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且通常替代地并入到串联连接的存储器单元串中以获得众所周知的操作优点。
[0039]
每个nand串206的存储器单元208可在选择栅极210(例如，场效应晶体管)和选择栅极212(例如，场效应晶体管)之间串联连接，所述选择栅极210例如是选择栅极2100到210m中的一个(例如，可为源极选择晶体管，通常被称为选择栅极源极)，所述选择栅极212例如是选择栅极2120到212m中的一个(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。尽管描绘为传统的场效应晶体管，但是选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每个选择栅极配置成接收相同或独立的控制信号。
[0040]
每个选择栅极210的源极可连接到共源极216。每个选择栅极210的漏极可连接到对应nand串206的存储器单元2080。例如，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每个选择栅极210可配置成将对应nand串206选择性地连接到共源极216。每个选择栅极210的控制栅极可连接到选择线214。
[0041]
每个选择栅极212的漏极可连接到对应nand串206的数据线204。例如，选择栅极2120的漏极可连接到对应nand串2060的数据线2040。每个选择栅极212的源极可连接到对应nand串206的存储器单元208n。例如，选择栅极2120的源极可连接到对应nand串2060的存储器单元208n。因此，每个选择栅极212可配置成将对应nand串206选择性地连接到对应数据线204。每个选择栅极212的控制栅极可连接到选择线215。
[0042]
图2a中的存储器阵列可以是准二维存储器阵列，并且可具有大体平坦的结构，例如其中共源极216、nand串206和数据线204在大体上平行的平面中延伸。替代地，图2a中的存储器阵列可以是三维存储器阵列，例如其中nand串206可大体上垂直于含有共源极216的平面和含有数据线204的平面延伸，所述数据线可大体上平行于含有共源极216的平面。
[0043]
存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮栅、电荷阱，或配置成存储电荷的其它结构)和控制栅极236，如图2a中所示。数据存储结构234可包含导电和介电结构，而控制栅极236大体上由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有限定源极/漏极(例如，源极)230和限定源极/漏极(例如，漏极)232。存储器单元208使它们的控制栅极236连接到(并在一些情况下形成)存取线202。
[0044]
存储器单元208的列可以是选择性地连接到给定数据线204的一或多个nand串206。存储器单元208的行可以是共同地连接到给定存取线202的存储器单元208。存储器单元208的行可以但无需包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物
理页通常包含共同地连接到给定存取线202的每隔一个存储器单元208。例如，共同地连接到存取线202n和选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到存取线202n和选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管数据线204
3-2045在图2a中未明确描绘，但是根据图可以清楚存储器单元阵列200a的数据线204可从数据线2040连续编号到数据线204m。共同地连接到给定存取线202的存储器单元208的其它群组也可定义存储器单元208的物理页。对于特定存储器装置，共同地连接到给定存取线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元(在一些实施例中，其仍可为整个行)的物理页的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起擦除的那些存储器单元，例如连接到存取线202
0-202n的所有存储器单元(例如，共享公共存取线202的所有nand串206)。除非明确区分，否则本文中对存储器单元页的参考是指存储器单元逻辑页中的存储器单元。
[0045]
尽管结合nand快闪存储器论述了图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它配置成存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0046]
图2b是可用于参考图1所述类型的存储器中的存储器单元阵列200b的一部分的另一示意图，例如，作为存储器单元阵列104的一部分。图2b中的相似编号元件对应于如关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并有竖直结构，所述竖直结构可包含半导体导柱，其中导柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可分别通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到数据线204
0-204m，并通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共源极216。多个nand串206可选择性地连接到相同数据线204。nand串206的子集可通过使选择线215
0-215k偏置以选择性地激活各自位于nand串206和数据线204之间的特定选择晶体管212来连接到它们相应的数据线204。选择晶体管210可通过使选择线214偏置来激活。每个存取线202可连接到存储器阵列200b的多行存储器单元。通过特定存取线202共同地彼此连接的多行存储器单元可统称为层。
[0047]
三维nand存储器阵列200b可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可包含互补电路元件。例如，外围电路系统226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为cmos或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，cmos通常不再利用严格的金属氧化物半导体结构，但为了方便起见保留cmos命名。
[0048]
图2c是例如作为存储器单元阵列104的一部分可用于参考图1所述类型的存储器中的存储器单元阵列200c的一部分的另一示意图。图2c中编号相似的元件对应于关于图2a提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216，如图2a中所描绘。例如，存储器单元阵列200a的一部分可为存
储器单元阵列200c的一部分。图2c描绘nand串206分组成存储器单元块250，例如，存储器单元块250
0-250
l
。存储器单元块250可以是可以在单个擦除操作中一起擦除的存储器单元208的群组，有时被称为擦除块。每一存储器单元块250可包含与例如选择线2150的单个选择线215共同关联的那些nand串206。存储器单元块2500的源极216可与存储器单元块250
l
的源极216为同一源极。例如，每一存储器单元块250
0-250
l
可共同选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214与215可能没有相应地直接连接到存储器单元块250
0-250
l
中的任何其它存储器单元块的存取线202和选择线214与215。
[0049]
数据线204
0-204m可连接(例如，选择性地连接)到缓冲器部分240，其可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块250
0-250
l
)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测电路(图2c中未示出)。
[0050]
尽管图2c的存储器单元块250仅描绘了每存储器单元块250一个选择线215，但是存储器单元块250可包含与超过一个选择线215共同关联的那些nand串206。例如，存储器单元块2500的选择线2150可对应于图2b的存储器阵列200b的选择线2150，且图2c的存储器阵列200c的存储器单元块可进一步包含与图2b的选择线215
1-215k相关联的那些nand串206。在具有与多个选择线215相关联的nand串206的此类存储器单元块250中，与单个选择线215共同关联的那些nand串206可被称为存储器单元子块。每个此类存储器单元子块可响应于其相应的选择线215而选择性地连接到缓冲器部分240。
[0051]
图3描绘根据实施例的存储器的存储器单元群300。为简单起见，图3和之后的图4-7将假定tlc存储器单元的编程操作，例如，使用八个阈值电压范围表示数据状态l0、l1、l2、l3、l4、l5、l6和l7的八电平存储器单元，每个阈值电压范围表示对应于三数字位模式的数据状态。尽管参考tlc存储器单元进行了讨论，但在较低存储密度的存储器单元(例如，slc(两个数据状态))或较高存储密度的存储器单元(例如，qlc(16个数据状态)或plc(32个数据状态)存储器单元)上执行的编程操作同样适用。
[0052]
在此实例中，存储器单元群310可为经擦除存储器单元，并且表示逻辑数据值
‘
111’，存储器单元群311可表示逻辑数据值
‘
011’，存储器单元群312可表示逻辑数据值
‘
001’，存储器单元群313可表示逻辑数据值
‘
101’，存储器单元群314可表示逻辑数据值
‘
100’，存储器单元群315可表示逻辑数据值
‘
000’，存储器单元群316可表示逻辑数据值
‘
010’，且存储器单元群317可表示逻辑数据值
‘
110’，其中最右侧的数字可表示具有在其相应存储器单元群的阈值电压范围内的阈值电压的存储器单元的快页数据，中间数字可表示所述存储器单元的慢页数据，且最左侧的数字可表示所述存储器单元的额外页数据。尽管提供的是二进制表示的特定实例，但是实施例可使用位模式的其它布置来表示各个数据状态。
[0053]
存储器单元群310和存储器单元群311之间的读取窗口指示为320，其为表示数据状态l0和l1的存储器单元的邻近vt分布之间的距离(例如，呈电压形式)。存储器单元群311和存储器单元群312之间的读取窗口指示为321，其为表示数据状态l1和l2的存储器单元的邻近vt分布之间的距离(例如，呈电压形式)。同样地，存储器单元群312、313、314、315和316及存储器单元群313、314、315、316和317之间的读取窗口分别指示为322、323、324、325和326，其为表示数据状态l2、l3、l4、l5、l6和l7的存储器单元的邻近vt分布之间的距离。读取
窗口预算(rwb)可指一组经编程单元(例如，一页或多页单元)的读取窗口的累积值。在此实例中，rwb可以是所述八个vt分布之间的七个读取窗口320-326的累积值(例如，呈电压形式)。
[0054]
图4是根据实施例的描绘将选定tlc存储器单元编程到目标电平l0到l7(例如，如图3中所示)的编程操作的一部分的时序图。一旦选定存储器单元已经编程到其目标电平，就禁止存储器单元进行进一步编程。在时间t0之前，被选定用于编程的存储器单元可经擦除，使得选定存储器单元各自具有对应于电平l0的阈值电压。在时间t0，将第一编程脉冲施加到连接到选定存储器单元(例如，208)的控制栅极(例如，236)的选定存取线(例如，图2a的202)。在第一编程脉冲之后，可执行编程验证操作，以验证选定存储器单元的目标群是否已经编程到电平l1或l2。在时间t1，将例如高于第一编程脉冲的第二编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第二编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l1或l2。
[0055]
在时间t2，将例如高于第二编程脉冲的第三编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第三编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l1、l2或l3。在时间t3，将例如高于第三编程脉冲的第四编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第四编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l2、l3或l4。在时间t4，将例如高于第四编程脉冲的第五编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第五编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l2、l3、l4或l5。
[0056]
在时间t5，将例如高于第五编程脉冲的第六编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第六编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l3、l4、l5或l6。在时间t6，将例如高于第六编程脉冲的第七编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线。在第七编程脉冲之后，可执行编程验证操作以验证选定存储器单元的目标群是否已经编程到电平l3、l4、l5、l6或l7。在时间t7，可将例如高于第七编程脉冲的第八编程脉冲施加到连接到选定存储器单元的控制栅极的选定存取线，并且此过程可一直重复到选定存储器单元已经编程到它们的目标电平为止。
[0057]
图5描绘根据实施例的在将选定存储器单元编程到目标电平的编程操作期间的存储器单元群。图5包含在340处指示的特定编程脉冲之后的存储器单元群、在342处指示的第一后续编程脉冲之后的存储器单元群，以及在344处指示的第二后续编程脉冲之后的存储器单元群。尽管图5示出存储器单元群在三个编程脉冲之后被编程到目标电平，但是在其它实例中，可以使用任何合适数量的编程脉冲来将存储器单元群编程到目标电平。所述特定编程脉冲可以是编程操作的第一编程脉冲，也可以是编程操作的后续编程脉冲。第一后续编程脉冲可紧接在所述特定编程脉冲后，且第二后续编程脉冲可紧接在第一后续编程脉冲后。例如，返回参考图4，对于目标电平l3，特定脉冲可以是时间t2的第三编程脉冲，第一后续编程脉冲可以是时间t3的第四编程脉冲，且第二后续编程脉冲可以是时间t4的第五编程脉冲。
[0058]
在被称为选择性慢编程收敛(sspc)的编程方案中，可能会在要启用编程的数据线
上使用不同的电压电平，与远离各自预期数据状态(例如，完全启用编程)的存储器单元相比，更接近其各自预期数据状态的存储器单元编程速度更慢(例如，部分启用编程)，同时在各自的控制栅极处接收相同的电压电平。目标电平可对应于目标电平的最小阈值电压(pv
target
)350，其可被称为目标电平的最终编程验证电平。最终预编程验证电平(ppv
target
)352可被选择为小于最终编程验证电平350，以启用sspc编程。在所述特定编程脉冲之后，执行编程验证操作以感测存储器单元群340内的每一存储器单元的阈值电压。阈值电压小于最终预编程验证电平352的存储器单元被偏置用于非sspc编程。阈值电压在最终预编程验证电平352和最终编程验证电平350之间的存储器单元被偏置用于sspc编程，因为存储器单元在354处指示的sspc范围内。阈值电压大于最终编程验证电平350的存储器单元被禁止进行进一步编程。
[0059]
在存储器单元群340内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第一后续编程脉冲施加到存储器单元群340以提供存储器单元群342。在第一后续编程脉冲之后，执行编程验证操作以感测存储器单元群342内的每一存储器单元的阈值电压。阈值电压小于最终预编程验证电平352的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于非sspc编程。阈值电压在最终预编程验证电平352和最终编程验证电平350之间的存储器单元被偏置用于sspc编程，因为存储器单元在sspc范围354内。阈值电压大于最终编程验证电平350的存储器单元被禁止进行进一步编程。
[0060]
在存储器单元群342内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第二后续编程脉冲施加到存储器单元群342以提供存储器单元群344。在第二后续编程脉冲之后，执行编程验证操作以感测存储器单元群344内的每一存储器单元的阈值电压。阈值电压小于最终预编程验证电平352的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于非sspc编程。阈值电压在最终预编程验证电平352和最终编程验证电平350之间的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于sspc编程。阈值电压大于最终编程验证电平350的存储器单元(例如，在此实例中，所有存储器单元)被禁止进行进一步编程。
[0061]
在编程脉冲期间可以通过将连接到存储器单元的数据线偏置到sspc电平来将存储器单元偏置用于sspc编程。在编程脉冲期间可以通过将连接到存储器单元的数据线偏置到非sspc电平来将存储器单元偏置用于非sspc编程。在编程脉冲期间可以通过将连接到存储器单元的数据线偏置到禁止电平来禁止存储器单元进行编程。sspc电平(例如，1v)可大于非sspc电平(例如，0v)且小于禁止电平(例如，3v)。
[0062]
存储器单元群的状态宽度是被编程到目标电平的存储器单元群的最小阈值电压和最大阈值电压之间的差。存储器单元群344的状态宽度指示为356。状态宽度可影响rwb。较大状态宽度可产生较小rwb，而较小状态宽度可产生较大rwb。因此，可能需要减少存储器单元群的状态宽度来提高rwb，如下文参考图6所描述。
[0063]
图6描绘根据另一实施例的在将选定存储器单元编程到目标阈值电压的编程操作期间的存储器单元群。图6包含在360处指示的特定编程脉冲之后的存储器单元群、在362处指示的第一后续编程脉冲之后的存储器单元群，以及在364处指示的第二后续编程脉冲之后的存储器单元群。尽管图6示出存储器单元群在三个编程脉冲之后被编程到目标电平，但是在其它实例中，可以使用任何合适数量的编程脉冲来将存储器单元群编程到目标电平。
所述特定编程脉冲可以是编程操作的第一编程脉冲，也可以是编程操作的后续编程脉冲。第一后续编程脉冲可紧接在所述特定编程脉冲后，且第二后续编程脉冲可紧接在第一后续编程脉冲后。例如，返回参考图4，对于目标电平l3，特定脉冲可以是时间t2的第三编程脉冲，第一后续编程脉冲可以是时间t3的第四编程脉冲，且第二后续编程脉冲可以是时间t4的第五编程脉冲。
[0064]
目标电平可对应于目标电平的最小阈值电压(pv
target
)370，其可以称为目标电平的最终编程验证电平。最终预编程验证电平(ppv
target
)372可被选择为小于最终编程验证电平370以启用sspc编程。但是，相比于图5的实施例，此实施例还包含被选择为小于最终编程验证电平370的第一编程验证电平(pv1)380及被选择为小于最终预编程验证电平372的第一预编程验证电平(ppv1)382。在一个实例中，第一编程验证电平380可等于最终编程验证电平370减去1v。
[0065]
尽管图6中示出两个编程验证电平370和380及两个对应的预编程验证电平372和382，但是在其它实施例中，可以使用超过两个编程验证电平及超过两个对应预编程验证电平。例如，第一编程验证电平380和最终编程验证电平370之间可包含一个、两个、三个或更多个额外编程验证电平，且第一预编程验证电平382和最终预编程验证电平372之间可包含额外的对应预编程验证电平。额外的编程验证电平可在第一编程验证电平380和最终编程验证电平370之间相等地间隔开，且额外的对应预编程验证电平可在第一预编程验证电平382和最终预编程验证电平372之间相等地间隔开。
[0066]
在所述特定编程脉冲之后，执行编程验证操作以感测存储器单元群360内的每一存储器单元的阈值电压。阈值电压小于第一预编程验证电平382的存储器单元被偏置用于非sspc编程。阈值电压在第一预编程验证电平382和第一编程验证电平380之间的存储器单元被偏置用于sspc编程，因为存储器单元在384处指示的第一sspc范围内。阈值电压大于第一编程验证电平380的存储器单元被禁止进行编程。
[0067]
在存储器单元群360内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第一后续编程脉冲施加到存储器单元群360以提供存储器单元群362。在第一后续编程脉冲之后，执行编程验证操作以感测存储器单元群362内的每一存储器单元的阈值电压。阈值电压小于最终预编程验证电平372的存储器单元被偏置用于非sspc编程。阈值电压在最终预编程验证电平372和最终编程验证电平370之间的存储器单元被偏置用于sspc编程，因为存储器单元在374处指示的最终sspc范围内。阈值电压大于最终编程验证电平370的存储器单元被禁止进行进一步编程。
[0068]
在存储器单元群362内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第二后续编程脉冲施加到存储器单元群362以提供存储器单元群364。在第二后续编程脉冲之后，执行编程验证操作以感测存储器单元群364内的每一存储器单元的阈值电压。阈值电压小于最终预编程验证电平372的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于非sspc编程。阈值电压在最终预编程验证电平372和最终编程验证电平370之间的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于sspc编程。阈值电压大于最终编程验证电平370的存储器单元(例如，在此实例中，所有存储器单元)被禁止进行进一步编程。
[0069]
在图6的实施例中，第一预编程验证电平382和第一编程验证电平380用于所述特
定编程脉冲之后的编程验证操作，且最终预编程验证电平372和最终编程验证电平370在第一后续编程脉冲之后用于编程验证操作。在使用额外预编程验证电平和对应编程验证电平的实施例中，用于每个编程验证操作的预编程验证电平和编程验证电平针对每个后续编程脉冲增加，直到达到最终预编程验证电平372和最终编程验证电平370为止。相比于图5的实施例，这些动态预编程验证和编程验证电平增加了sspc范围(例如，sspc范围384或374)内的存储器单元的数目，由此减缓了经增加数目的存储器单元的编程。通过减缓经增加数目的存储器单元的编程，存储器单元群364在最终编程验证电平370内具有较小的过冲。
[0070]
被编程到目标电平的存储器单元群364的状态宽度指示为386。相比于图5中的存储器单元群344的状态宽度356，存储器单元群364的状态宽度386较小。因此，相比于根据图5使用固定预编程验证和编程验证电平编程的存储器单元群的rwb相比，根据图6使用动态预编程验证和编程验证电平编程的存储器单元群的rwb有所改进。
[0071]
图7描绘根据实施例的在将选定tlc存储器单元编程到目标阈值电压的编程操作期间的tlc存储器的存储器单元群400。在编程完成之后，存储器单元群410编程(例如，擦除)到电平l0，存储器单元群411编程到电平l1，存储器单元群412编程到电平l2，存储器单元群413编程到电平l3，存储器单元群414编程到电平l4，存储器单元群415编程到电平l5，存储器单元群416编程到电平l6，且存储器单元群417编程到电平l7。
[0072]
在此实例中，使用至少四个编程脉冲来对存储器单元群411-417编程。但是，在其它实例中，可以使用不到四个编程脉冲或超过四个编程脉冲，且编程脉冲的数目可取决于经编程存储器的类型(例如，slc、qlc、plc)。图7还包含在特定编程脉冲之后的存储器单元群421-427、在第一后续编程脉冲之后的存储器单元群431-437，以及在第二后续编程脉冲之后的存储器单元群441-447，其中存储器单元群411-417可在第三后续编程脉冲之后达到。尽管图7示出每个存储器单元群在至少四个编程脉冲之后编程到目标电平，但是在其它实例中，可以使用任何合适数量的编程脉冲来将每个存储器单元群编程到目标电平。第一后续编程脉冲可紧接在所述特定编程脉冲后，第二后续编程脉冲可紧接在第一后续编程脉冲后，且第三后续编程脉冲可紧接在第二后续编程脉冲后。
[0073]
每一电平l1到l7的第一编程验证电平分别指示为pv
l1,1
到pv
l7,1
。每一电平l1到l7的第二编程验证电平分别指示为pv
l1,2
到pv
l7,2
。每一电平l1到l7的最终编程验证电平分别指示为pv
l1
到pv
l7
。每个第一编程验证电平pv
l1,1
到pv
l7,1
可被选择为小于相应第二编程验证电平pv
l1,2
到pv
l7,2
，且每个第二编程验证电平pv
l1,2
到pv
l7,2
可被选择为小于相应最终编程验证电平pv
l1
到pv
l7
。虽然图7中未示出，但是每个编程验证电平可对应于如先前描述的相应预编程验证电平以启用sspc编程。尽管图7中示出用于每个目标电平l1到l7的三个编程验证电平，但是在其它实施例中，可以使用超过三个编程验证电平(及超过三个对应预编程验证电平)。
[0074]
在所述特定编程脉冲之后，执行编程验证操作以感测存储器单元群421-427内的每一存储器单元的阈值电压。阈值电压小于相应第一预编程验证电平的存储器单元被偏置用于非sspc编程。阈值电压在相应第一预编程验证电平和相应第一编程验证电平pv
l1,1
到pv
l7,1
之间的存储器单元被偏置用于sspc编程。阈值电压大于相应第一编程验证电平pv
l1,1
到pv
l7,1
的存储器单元被禁止进行编程。
[0075]
在存储器单元群421-427内的每一存储器单元被偏置用于非sspc编程、sspc编程
或被禁止编程时，将第一后续编程脉冲施加到存储器单元群421-427以提供存储器单元群431-437。在第一后续编程脉冲之后，执行编程验证操作以感测存储器单元群431-437内的每一存储器单元的阈值电压。阈值电压小于相应第二预编程验证电平的存储器单元被偏置用于非sspc编程。阈值电压在相应第二预编程验证电平和第二编程验证电平pv
l1,2
到pv
l7,2
之间的存储器单元被偏置用于sspc编程。阈值电压大于相应第二编程验证电平pv
l1,2
到pv
l7,2
的存储器单元被禁止进行编程。
[0076]
在存储器单元群431-437内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第二后续编程脉冲施加到存储器单元群431-437以提供存储器单元群441-447。在第二后续编程脉冲之后，执行编程验证操作以感测存储器单元群441-447内的每一存储器单元的阈值电压。阈值电压小于相应最终预编程验证电平的存储器单元被偏置用于非sspc编程。阈值电压在相应最终预编程验证电平和最终编程验证电平pv
l1
到pv
l7
之间的存储器单元被偏置用于sspc编程。阈值电压大于相应最终编程验证电平pv
l1
到pv
l7
的存储器单元被禁止进行进一步编程。
[0077]
在存储器单元群441-447内的每一存储器单元被偏置用于非sspc编程、sspc编程或被禁止编程时，将第三后续编程脉冲施加到存储器单元群441-447以提供存储器单元群411-417。在第三后续编程脉冲之后，执行编程验证操作以感测存储器单元群411-417内的每一存储器单元的阈值电压。阈值电压小于相应最终预编程验证电平的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于非sspc编程。阈值电压在相应最终预编程验证电平和最终编程验证电平pv
l1
到pv
l7
之间的存储器单元(例如，在此实例中，没有存储器单元)被偏置用于sspc编程。阈值电压大于相应最终编程验证电平pv
l1
到pv
l7
的存储器单元(例如，在此实例中，所有存储器单元)被禁止进行进一步编程。应注意，存储器单元可由于较低编程验证电平而在编程脉冲期间被禁止编程，并且由于较高编程验证电平而在后续编程脉冲期间不被禁止编程。
[0078]
在图7的实施例中，第一编程验证电平pv
l1,1
到pv
l7,1
用于在所述特定编程脉冲之后的编程验证操作，第二编程验证电平pv
l1,2
到pv
l7,2
用于在第一后续编程脉冲之后的编程验证操作，且最终编程验证电平pv
l1
到pv
l7
用于在第二后续编程脉冲之后的编程验证操作。然而，在其它实施例中，第一编程验证电平pv
l1,2
到pv
l7,2
和最终编程验证电平pv
l1
到pv
l7
之间可包含额外的编程验证电平(和预编程验证电平)。
[0079]
对于表示数据状态l0和l1的存储器单元，存储器单元群410和存储器单元群411之间的读取窗口指示为450。对于表示数据状态l1和l2的存储器单元，存储器单元群411和存储器单元群412之间的读取窗口指示为451。同样地，对于表示数据状态l2、l3、l4、l5、l6和l7的存储器单元，存储器单元群412、413、414、415和416与存储器单元群413、414、415、416和417之间的读取窗口分别指示为452、453、454、455和456。在此实例中，rwb可以是所述八个vt分布之间的七个读取窗口450-456的累积值(例如，呈电压形式)。由于使用了动态编程验证电平，图7的实施例的rwb相比于图3的实施例的rwb有所改进。另外，可以在不增加编程时间的情况下获得经改进rwb，因为在任一实施例中可以使用相同数目的编程脉冲。
[0080]
图8a-8d是根据实施例的操作存储器的方法500的流程图。方法500可至少部分地对应于图6和7。例如，图8a-8d可表示执行编程操作的方法，例如将一或多个存储器单元编程到目标电平。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。
此类计算机可读指令可有控制器(例如，控制逻辑116)执行以使得存储器装置100执行所述方法。
[0081]
方法500可在存储器装置(例如，100)内实施，所述存储器装置包含存储器单元阵列(例如，104)和控制器(例如，116)，所述控制器配置成存取存储器单元阵列(例如，tlc存储器单元、qlc存储器单元或plc存储器单元)以将存储器单元阵列中的选定存储器单元(例如，208)编程到目标电平。如图8a中所示，在502处，控制器可感测选定存储器单元的第一阈值电压。在504处，控制器可响应于经感测第一阈值电压在第一预编程验证电平(例如，图6的382)和第一编程验证电平(例如，图6的380)之间，将选定存储器单元偏置用于选择性慢编程收敛(sspc)编程，其中第一预编程验证电平小于最终预编程验证电平(例如，图6的372)且第一编程验证电平小于最终编程验证电平(例如，图6的370)。在506处，控制器可响应于经感测第一阈值电压小于第一预编程验证电平，将选定存储器单元偏置用于非sspc编程。在508处，控制器可响应于经感测第一阈值电压大于第一编程验证电平，禁止选定存储器单元进行编程。在510处，控制器可将特定编程脉冲施加到选定存储器单元。
[0082]
在一个实例中，第一编程验证电平和最终编程验证电平之间的差可小于或等于1v。第一预编程验证电平和最终预编程验证电平之间的差可等于第一编程验证电平和最终编程验证电平之间的差。第一预编程验证电平和第一编程验证电平之间的差可等于最终预编程验证电平和最终编程验证电平之间的差。
[0083]
如图8b中所示，在512处，控制器可进一步感测(例如，在所述特定脉冲之后)选定存储器单元的第二阈值电压。在514处，控制器可进一步响应于经感测第二阈值电压在第二预编程验证电平和第二编程验证电平之间，将选定存储器单元偏置用于sspc编程，其中第二预编程验证电平小于最终预编程验证电平且大于第一预编程验证电平，且第二编程验证电平小于最终编程验证电平且大于第一编程验证电平。在516处，控制器可进一步响应于经感测第二阈值电压小于第二预编程验证电平，将选定存储器单元偏置用于非sspc编程。在518处，控制器可进一步响应于经感测第二阈值电压大于第二编程验证电平，禁止选定存储器单元进行编程。在520处，控制器可进一步将第一后续编程脉冲施加到选定存储器单元。第一后续编程脉冲可紧接在所述特定编程脉冲后。
[0084]
在一个实例中，第一编程验证电平和第二编程验证电平之间的差可等于第二编程验证电平和最终编程验证电平之间的差。第一预编程验证电平和第二预编程验证电平之间的差可等于第二预编程验证电平和最终预编程验证电平之间的差。
[0085]
如图8c中所示，在522处，控制器可进一步感测(例如，在第一后续脉冲之后)选定存储器单元的第三阈值电压。在524处，控制器可进一步响应于经感测第三阈值电压在第三预编程验证电平和第三编程验证电平之间，将选定存储器单元偏置用于sspc编程，其中第三预编程验证电平小于最终预编程验证电平且大于第二预编程验证电平，且第三编程验证电平小于最终编程验证电平且大于第二编程验证电平。在526处，控制器可进一步响应于经感测第三阈值电压小于第三预编程验证电平，将选定存储器单元偏置用于非sspc编程。在528处，控制器可进一步响应于经感测第三阈值电压大于第三编程验证电平，禁止选定存储器单元进行编程。在530处，控制器可进一步将第二后续编程脉冲施加到选定存储器单元。第二后续编程脉冲可紧接在第一后续编程脉冲后。
[0086]
在一个实例中，第一编程验证电平和第二编程验证电平之间的差、第二编程验证
电平和第三编程验证电平之间的差及第三编程验证电平和最终编程验证电平之间的差可相等。第一预编程验证电平和第二预编程验证电平之间的差、第二预编程验证电平和第三预编程验证电平之间的差及第三预编程验证电平和最终预编程验证电平之间的差可相等。
[0087]
如图8d中所示，在532处，控制器可替代地感测(例如，在第一后续脉冲之后)选定存储器单元的第三阈值电压。在534处，控制器可进一步响应于经感测第三阈值电压在最终预编程验证电平和最终编程验证电平之间，将选定存储器单元偏置用于sspc编程。在536处，控制器可进一步响应于经感测第三阈值电压小于最终预编程验证电平，将选定存储器单元偏置用于非sspc编程。在538处，控制器可进一步响应于经感测第三阈值电压大于最终编程验证电平，禁止选定存储器单元进行进一步编程。
[0088]
图9a和9b是根据另一实施例的操作存储器的方法600的流程图。方法600可至少部分地对应于图6和7。例如，图9a和9b可表示执行编程操作的方法，例如，将一或多个存储器单元编程到目标电平。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以使得存储器装置100执行所述方法。
[0089]
方法600可在存储器装置(例如，100)内实施，所述存储器装置包含存储器单元阵列(例如，104)和控制器(例如，116)，所述控制器配置成存取存储器单元阵列(例如，tlc存储器单元、qlc存储器单元或plc存储器单元)以将存储器单元阵列中的选定存储器单元(例如，208)编程到目标电平。如图9a中所示，在602处，控制器可将特定编程脉冲施加到选定存储器单元。在604处，控制器可感测选定存储器单元是否已经被编程到小于最终编程验证电平(例如，图7的pv
l4
)的第一编程验证电平(例如，图7的pv
l4,1
)。在606处，控制器可将第一后续编程脉冲施加到选定存储器单元。在608处，控制器可感测选定存储器单元是否已经被编程到小于最终编程验证电平且大于第一编程验证电平的第二编程验证电平(例如，图7的pv
l4,2
)。在610处，控制器可将第二后续编程脉冲施加到选定存储器单元。在612处，控制器可感测选定存储器单元是否已经被编程到最终编程验证电平。第一后续编程脉冲可紧接在所述特定编程脉冲后，且第二后续编程脉冲可紧接在第一后续编程脉冲后。在一个实例中，第一编程验证电平和第二编程验证电平之间的差可等于第二编程验证电平和最终编程验证电平之间的差。
[0090]
其内实施方法600的存储器装置可进一步包含如先前参考图2a-2c描述的选择性地连接到选定存储器单元的数据线(例如，204)。在此实施例中，如图9b中所示，在614处，控制器可进一步响应于感测到选定存储器单元已经被编程到在第一预编程验证电平和第一编程验证电平之间的电平，在第一后续编程脉冲期间将数据线偏置到选择性慢编程收敛(sspc)电平，其中第一预编程验证电平小于第一编程验证电平。在616处，控制器可进一步响应于感测到选定存储器单元已经被编程到小于第一预编程验证电平的电平，在第一后续编程脉冲期间将数据线偏置到非sspc电平。在618处，控制器可进一步响应于感测到选定存储器单元已经被编程到大于第一编程验证电平的电平，在第一后续编程脉冲期间将数据线偏置到禁止电平。sspc电平可大于非sspc电平且小于禁止电平。
[0091]
其内实施方法600的存储器装置可进一步包含如先前参考图2a-2c描述的连接到选定存储器单元的控制栅极(例如，236)的存取线(例如，202)。在此实施例中，控制器可进一步将所述特定编程脉冲、第一后续编程脉冲和第二后续编程脉冲施加到存取线。
[0092]
图10a-10d是根据另一实施例的操作存储器的方法700的流程图。方法700可至少部分地对应于图6和7。例如，图10a-10d可表示执行编程操作的方法，例如，将一或多个存储器单元编程到目标电平。所述方法可呈例如存储到图1的指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以使得存储器装置100执行所述方法。
[0093]
方法700可在存储器装置(例如，100)内实施，所述存储器装置包含：包含多个串联连接的存储器单元串(例如，206)的存储器单元阵列(例如，104)；多个存取线(例如，202)，其中每个存取线可连接到每个串联连接的存储器单元串(例如，nand串)中的相应存储器单元(例如，208)的控制栅极(例如，236)；以及控制器(例如，116)，其配置成将连接到选定存取线的每个相应存储器单元编程到相应目标电平。如图10a中所示，在702处，控制器可感测连接到选定存取线的每个相应存储器单元的第一阈值电压。在704处，控制器可响应于连接到选定存取线的每个相应存储器单元的经感测第一阈值电压大于相应存储器单元的第一编程验证电平，禁止相应存储器单元进行编程，其中相应存储器单元的第一编程验证电平小于相应存储器单元的最终编程验证电平。在706处，控制器可响应于连接到选定存取线的每个相应存储器单元的经感测第一阈值电压小于相应存储器单元的第一编程验证电平，启用相应存储器单元的编程。在708处，控制器可将特定编程脉冲施加到选定存取线。在710处，控制器可感测连接到选定存取线的每个相应存储器单元的第二阈值电压。在712处，控制器可响应于连接到选定存取线的每个相应存储器单元的经感测第二阈值电压大于相应存储器单元的最终编程验证电平，禁止相应存储器单元进行编程。在714处，控制器可响应于连接到选定存取线的每个相应存储器单元的经感测第二阈值电压小于相应存储器单元的最终编程验证电平，启用相应存储器单元的编程。在716处，控制器可将第一后续编程脉冲施加到选定存取线。
[0094]
如图10b中所示，在718处，控制器可进一步响应于连接到选定存取线的每个相应存储器单元的经感测第一阈值电压大于相应存储器单元的第一预编程验证电平且小于相应存储器单元的第一编程验证电平，启用相应存储器单元的选择性慢编程收敛(sspc)编程。在720处，控制器可进一步响应于连接到选定存取线的每个相应存储器单元的经感测第二阈值电压大于相应存储器单元的最终预编程验证电平且小于相应存储器单元的最终编程验证电平，启用相应存储器单元的sspc编程，其中相应存储器单元的最终预编程验证电平大于相应存储器单元的第一预编程验证电平。
[0095]
在一个实例中，每个相应存储器单元的第一预编程验证电平和每个相应存储器单元的第一编程验证电平之间的差可等于每个相应存储器单元的最终预编程验证电平和每个相应存储器单元的最终编程验证电平之间的差。
[0096]
其内实施方法700的存储器装置可进一步包含多个数据线(例如，204)，其中每个串联连接的存储器单元串选择性地电连接到相应数据线，如先前参考图2a-2c描述。在此实施例中，如图10c中所示，在722处，控制器可进一步基于连接到选定存取线的每个相应存储器单元是启用编程、启用sspc编程还是禁止编程，在所述特定编程脉冲和第一后续编程脉冲期间偏置连接到选定存取线的相应存储器单元的相应数据线。
[0097]
如图10d中所示，在724处，控制器可进一步感测(例如，在第一后续编程脉冲之后)连接到选定存取线的每个相应存储器单元的第三阈值电压。在726处，控制器可进一步响应
于连接到选定存取线的每个相应存储器单元的经感测第三阈值电压大于相应存储器单元的第二编程验证电平，禁止相应存储器单元进行编程，其中相应存储器单元的第二编程验证电平小于相应存储器单元的最终编程验证电平且大于相应存储器单元的第一编程验证电平。在728处，控制器可进一步响应于连接到选定存取线的每个相应存储器单元的经感测第三阈值电压小于相应存储器单元的第二编程验证电平，启用相应存储器单元的编程。在730处，控制器可进一步将第二后续编程脉冲施加到选定存取线。方法700可一直继续到连接到选定存取线的每个相应存储器单元都被验证具有大于相应存储器单元的最终编程验证电平的经感测阈值电压为止。
[0098]
在一个实例中，每个相应存储器单元的第一编程验证电平和每个相应存储器单元的第二编程验证电平之间的差可等于每个相应存储器单元的第二编程验证电平和每个相应存储器单元的最终编程验证电平之间的差。每个相应存储器单元的第一编程验证电平和每个相应存储器单元的最终编程验证电平之间的差可小于或等于1v。
[0099]
结论
[0100]
尽管本文中已经说明并描述了特定实施例，但所属领域的技术人员应了解，预计实现相同目的的任何布置可以取代所示的特定实施例。所属领域的技术人员将清楚实施例的许多调适。因此，本技术意图涵盖实施例的任何调适或变型。