三维存储器及其控制方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其控制方法。


背景技术：

2.易失性存储器在掉电后所存储的数据会随之丢失，而非易失性存储器仍会保留数据，非易失性存储器适用于需长期保存的数据。非易失性存储器包括闪存(flash memory)、只读存储器rom、电可擦除可编程只读存储器eeprom、一次可编程存储器otprom、机械硬盘等，其中，闪存包括nand型和nor型等。nand型闪存的写入速度较快，擦除操作简单，可以通过更小的存储单元实现更高的存储密度。因此，具有nand结构的存储器件已获得广泛的应用。
3.应当理解，该背景技术部分描述的内容仅用于帮助理解本技术公开的技术方案，而并非一定属于本技术的申请日之前的现有技术。


技术实现要素：

4.本技术一方面提供了一种三维存储器的控制方法。所述存储器包括具有多条存储串的存储单元阵列，每条所述存储串包括多个存储单元，所述方法包括：在执行读操作中，对选中的至少一个所述存储单元施加第一读取电压，以及对未选中的至少一个所述存储单元施加第一导通电压，其中，所述第一导通电压低于预设导通电压。
5.在一个实施方式中，所述方法还包括：响应于接收到触发重读纠错，对选中的至少一个所述存储单元施加第二读取电压，以及对未选中的至少一个所述存储单元施加高于所述预设导通电压的第二导通电压。
6.在一个实施方式中，所述方法还包括：响应于接收到触发重读纠错，对选中的至少一个所述存储单元施加第(n+1)读取电压，以及对未选中的至少一个所述存储单元、所述上选择晶体管和所述下选择晶体管施加高于第n预设导通电压的第(n+1)导通电压，其中，n≥2。
7.在一个实施方式中，所述存储器还包括具有关系表的配置块，所述方法还包括：根据所述关系表确定所述第二读取电压以及所述第(n+1)读取电压的取值，其中n≥2。
8.在一个实施方式中，所述方法还包括：通过控制器对选中的至少一个所述存储单元施加所述第一读取电压，以及对未选中的至少一个所述存储单元施加所述第一导通电压。
9.在一个实施方式中，所述方法还包括：在触发重读纠正后，通过所述控制器对选中的至少一个所述存储单元施加所述第二读取电压，以及对未选中的至少一个所述存储单元施加高于所述预设导通电压的第二导通电压。
10.在一个实施方式中，所述方法还包括：在触发重读纠错后，通过所述控制器对选中的至少一个所述存储单元施加第(n+1)读取电压，以及对未选中的至少一个所述存储单元
施加高于第n预设导通电压的第(n+1)导通电压，其中，n≥2。
11.本技术另一方面提供了一种三维存储器，包括：存储单元阵列，包括多条存储串，每条所述存储串包括多个存储单元；以及所述存储器受控于控制器，被配置为在执行读操作中，对选中的多个所述存储单元施加第一读取电压，以及对未选中的至少一个所述存储单元施加第一导通电压，其中，所述第一导通电压低于预设导通电压。
12.在一个实施方式中，所述存储器被配置为在触发重读纠错后，对选中的至少一个所述存储单元施加第二读取电压，以及对未选中的至少一个所述存储单元、所述上选择晶体管和所述下选择晶体管施加高于所述预设导通电压的第二导通电压；以及被配置为在施加第n读取电压触发重读纠错后，对选中的至少一个所述存储单元施加第(n+1)读取电压，以及对未选中的至少一个所述存储单元、所述上选择晶体管和所述下选择晶体管施加高于第n导通电压的第(n+1)导通电压，其中，n≥2。
13.在一个实施方式中，所述存储器还具有关系表的配置块，以及根据所述关系表确定所述第二读取电压以及所述第(n+1)读取电压的取值，其中n≥2。
14.在一个实施方式中，所述存储器还包括多条字线，分别连接所述多个存储单元，包括冗余字线、第一字线以及第二字线，
15.其中，选中的所述存储单元与所述多条字线中的所述第一字线相连，未选中的所述存储单元分别与所述冗余字线以及所述第二字线相连。
16.在一个实施方式中，所述多条字线分别与多个所述存储单元的栅极连接。
17.在一个实施方式中，所述存储器是3d nand存储器
18.本技术再一方面提供了一种三维存储器系统，包括：至少一个存储器，包括至少一个存储单元阵列，其中，所述存储单元阵列包括多条存储串，每条所述存储串包括多个存储单元；以及控制器，与所述存储器电连接并控制所述存储器，以及控制所述存储器的方法包括上述实施方式中任一所述的控制方法。
19.本技术的方案通过降低默认读操作下的导通电压来达到降低读干扰的目的。将读导通电压降低到低于默认读操作的预设导通电压，虽然在未触发重读纠错的情况下，会使得读取窗口相对变小，但读取窗口的缩小值对于降低故障位计数(fbc：fail bit count)来说影响不大，缩小后的读取窗口仍足以满足读取要求；而在触发读操作重读纠错后，可以通过适当提高导通电压来提高读取窗口，从而达到降低fbc以及改善存储单元的阈值漂移和展开的效果。
附图说明
20.结合附图，通过以下非限制性实施方式的详细描述，本技术的其它特征、目的和优点将变得更加明显。在附图中：
21.图1是根据相关技术的实施方式的存储单元在读操作阶段中的阈值漂移示意图；
22.图2是根据相关技术的实施方式的存储单元在读操作阶段中的阈值分布示意图；
23.图3是根据相关技术的三维存储器的存储串的结构示意图；
24.图4是根据图3中的多条存储串组成的存储单元阵列的电路图；
25.图5是根据一些实施方式的三维存储器的读操作过程的波形示意图；
26.图6是根据一些实施方式的三维存储器的同一层存储单元在数据写入后的不同状
态；
27.图7示出了编程阶段和读取阶段下存储串的数据状态；
28.图8是根据相关技术的实施方式的三维存储器默认的读操作流程示意图；
29.图9是根据本技术的实施方式的三维存储器的读操作流程示意图；
30.图10是具有本技术实的施方式的三维存储器和三维存储器系统的存储卡的示意图；以及
31.图11是根据本技术的实施方式的存储器的电路框图。
具体实施方式
32.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
33.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在未背离本技术的教导的情况下，本技术中讨论的第一导通电压可被称作第二导通电压，第一字线也可称为第二字线，反之亦然。
34.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本技术中附图绘制的功能层的厚度并非按照实际生产中的比例。如在本文中使用的“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
35.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
36.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
37.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
38.以下对本技术的特征、原理和其它方面进行详细描述。
39.图1是根据相关技术的实施方式的存储单元在读操作阶段中的阈值漂移示意图，图2是根据相关技术的实施方式的存储单元在读操作阶段中的阈值分布示意图。如图1所示，实线图形10代表处于读操作阶段的存储单元210(图4)的阈值电压v
th
的概率分布，虚线图形20代表读操作引起的阈值电压v
th
漂移。存储单元210从擦除态改变为编程态后，阈值电
压v
th
发生正向移动。图2示出了存储串100(图3)数据状态变化引起的存储单元210的阈值电压v
th
漂移，存储串100中的存储单元210从最低层到最高层(沿y方向)的阈值电压v
th
逐渐增大。
40.本技术的发明人发现，在3d nand的编程和读操作过程中，由于存储串100(图3)的数据状态发生变化会引起的阈值电压v
th
的漂移，先编程的存储单元210在编程验证阶段和读阶段时，漏端电阻变化对存储单元210的阈值电压v
th
造成正向移动，从而产生bpd(back pattern disturb)。
41.发明人还发现，存储单元210从擦除态变为编程状态后，其在相同的预设导通电压v
pass
下对应的沟道电阻将升高，结果将导致每个态的阈值电压v
th
往高处漂移，同时因为不同的存储单元210漂移的量不一样，以致每个态的阈值电压v
th
往高处漂移的同时有展宽的趋势，而提高预设导通电压v
pass
可以改善此情况下的阈值v
th
的漂移和展开。
42.图3是根据相关技术的三维存储器的存储串100的结构示意图。示例性地，存储串100可作为三维存储器例如3d nand存储器的制备工艺过程中的中间结构。存储串100包括具有存储功能的功能层110、沟道层114以及位于功能层110外侧(沿x方向)的栅极导体101、102、103、104和105。示例性地，功能层110可包括由外而内(沿x的反方向)依次设置的阻挡层111、电荷捕获层112和隧穿层113，沟道层114与功能层110中的遂穿层113相连接。示例性地，阻挡层111、电荷捕获层112和隧穿层113可以为氧化硅-氮化硅-氧化硅(ono)结构，沟道层114的材料包括多晶硅。
43.在一些示例中，栅极导体101、102、103、104和105与存储串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，栅极导体103与沟道层114之间夹有阻挡层111、电荷存储层112和隧穿层113，从而形成多个存储晶体管。在存储串100的两端，栅极导体101、105与沟道层114之间夹有阻挡层111，从而分别形成上选择晶体管和下选择晶体管。
44.可以理解的，图3中存储单元的个数仅为示例性说明，本发明不限于此，每个存储串100中的存储单元数量可以为任意多个，例如，32个或64个等。
45.图4是根据图3中的多条存储串100组成的存储单元阵列200的电路图，如图4所示，三维存储器可包括多个存储串100，其中，存储单元阵列200可包括多个存储单元210、串选择线201、地选择线207和多条字线208。进一步地，存储单元210可由栅极导体103与沟道层114之间的阻挡层111、电荷存储层112和隧穿层113形成(图3中虚线框内所示)。对存储器中的某一存储单元210进行读取操作时，需要确定选中的存储单元210所在的存储串100以及多条字线208中的所在具体字线，示例性地，选中的存储单元所在的字线即为第一字线204。字线208还可包括位于第一字线204上侧(沿y方向)的冗余字线202、位于第一字线104下侧的冗余字线206、位于第一字线204和冗余字线202之间的第二字线203以及位于第一字线104和冗余字线206之间的第二字线205。需要说明的，示例中的第一字线204位于中间，但本技术不限于此，第一字线204可以位于多条字线208中最上侧或者最下侧，此时，在第一字线204的上方或者下方可不包括冗余字线202或206。此外，图4中字线208的条数为示例性说明，并非是对其条数的具体限定，本领域技术人员可根据不同存储器的具体情况选择合适的方案进行设计。同理，字线208中的第一字线204、第二字线203和205、冗余字线202和206的具体条数均可根据不同情况进行不同调整。
46.在一些示例中，读操作阶段选中的存储单元210位于第一字线204上，而未选中的存储单元210则可位于例如冗余字线202、206，以及第二字线203、205上。
47.在一些示例中，多条字线208分别与多个存储单元210的栅极连接，上选择晶体管的栅极连接至串选择线201，下选择晶体管的栅极连接至地选择线207。
48.图5是根据一些实施方式的三维存储器的读操作过程的波形示意图。如图5所示，在执行读操作过程中，对第一字线204施加读取电压v
read
，对串选择线201、地选择线207、位于第一字线204上侧的冗余字线202、位于第一字线204下侧的冗余字线206、位于第一字线204和冗余字线202之间的第二字线203以及位于第一字线204和冗余字线206之间的第二字线205施加预设导通电压v
pass
。预设导通电压v
pass
大于其所施加字线的最大阈值电压v
th
，而第一字线204上的读取电压v
read
小于预设导通电压v
pass
。
49.在一些示例中，读操作阶段沟道的导通是通过加在例如第一字线204中的存储单元210栅极上的预设导通电压v
pass
使沟道反型成n型实现的，其大小比写完数据的字线最高的阈值电压v
th
高一定的量。
50.如图6所示，因为同一层的存储单元210是共享的同一根字线(例如第一字线204)，但同一层的存储单元210在数据写入后处于不同的状态，极端地，写入数据后的最高态和预设导通电压v
pass
的差值v1最大，其对应的沟道导通电阻最大，写入数据后的最低态和预设导通电压v
pass
的差值v2最小，其对应的沟道导通电阻也最小。
51.图7中(a)是编程阶段存储串100的数据状态，(b)是读取阶段存储串100的数据状态。如图7所示，以自下而上的编程顺序为例，在选中的字线(第一字线204)编程阶段，第一字线204和位于第一字线204下侧的第二字线205中的存储单元210处于写入状态，而位于第一字线204上侧的第二字线203中的存储单元210处于擦除状态。在读操作阶段，第一字线204以及位于第一字线204上侧的第二字线203、位于第一字线204下侧的第二字线205中的存储单元210都处于数据写入状态。
52.第一字线204上侧的第二字线203中的存储单元210从擦除态变为编程状态后，其在相同的预设导通电压v
pass
下对应的沟道电阻将升高，结果将导致第一字线204的每个态的阈值电压v
th
往高处漂移，同时因为不同的存储单元210漂移的量不一样，以致每个态的阈值电压v
th
往高处漂移的同时有展宽的趋势，可通过提高预设导通电压v
pass
来改善此情况下的阈值电压v
th
的漂移和展开。但是，提高预设导通电压v
pass
会引起读操作过程中读干扰的增加，因而需降低施加的导通电压以减少读干扰。
53.如图8所示，对于3d nand存储器的默认读操作，从框810开始，在框820处会先将默认的读取电压v
read
以及预设导通电压v
pass
施加到第一字线204上，如果fbc小于纠错控制编码(ecc：error correcting code)的纠错能力，读操作便可以通过(框830)，当fbc大于ecc的纠错能力的时候，就会触发重读纠错(read retry)(框840)，这个动作通常的操作就是根据写在配置块中的重读纠错表，更改第一字线204的读取电压v
read
，其他参数不变，再次进行读操作，直到读操作通过。该流程在读操作通过后结束(框850)。
54.图9是根据本技术的实施方式的三维存储器的读操作流程示意图。如图9所示，在一些示例中，从框910开始，在读操作阶段对第一字线204中的多个存储单元施加读取电压v
read
，对串选择线201、地选择线207、位于第一字线204上侧的冗余字线202、位于第一字线204下侧的冗余字线206、位于第一字线204和冗余字线202之间的第二字线203以及位于第
一字线204和冗余字线206之间的第二字线205施加低于预设导通电压v
pass
的第一导通电压v
pass-1
(框920)。若读操作通过(框930)，未触发读重读纠错(框940)，则读操作结束(框960)。在此的情况下，虽然读取窗口会相对变小，但该缩小值对于降低故障位计数(fbc)来说影响不大，此时该读取窗口仍足够大；当降低读导通电压触发读操作重读纠错(框940)所需的电压后，可适当提高读导通电压(框950)，来提高读取窗口。
55.在另一些示例中，施加第一导通电压v
pass-1
后会触发纠错程序，例如重读纠错(框940)，此时可依据写在配置块中的关系表，例如重读纠错(read retry)表更改施加于第一字线204的第一读取电压v
read-1
为第二读取电压v
read-2
，并对串选择线201、地选择线207、位于第一字线204上侧的冗余字线202、位于第一字线204下侧的冗余字线206、位于第一字线204和冗余字线202之间的第二字线203以及位于第一字线204和冗余字线206之间的第二字线205施加高于预设导通电压的第二导通电压v
pass-2
(框950)。若未再触发读重读纠错(框940)，则读操作结束(框960)。
56.在另一些示例中，在施加第二导通电压v
pass-2
后仍会触发重读纠错(框940)，可重复例如上述步骤，施加第三读取电压v
read-3
并施加高于第二导通电压v
pass-2
的第三导通电压v
pass-3
；施加第四读取电压v
read-4
并施加高于第三导通电压v
pass-3
的第四导通电压v
pass-4
；
……
施加第(n+1)读取电压v
read-3
并施加高于第n导通电压v
pass-n
的第(n+1)导通电压v
pass-(n+1)
(框950)，依次进行读操作通过验证(框9530)，直到读操作通过即为结束(框960)。
57.本技术的另一方面提供了一种三维存储器，以及本技术的再一方面还提供了一种三维存储器系统。该三维存储器和三维存储器系统可采用上述实施方式中的任一控制方法控制。图10是具有本技术实施方式的三维存储器和三维存储器系统的存储卡300的示意图。如图10所示，存储卡300可包括存储器301、控制器302以及连接器303。存储卡300可以包括pc卡、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡、sd卡、通用闪存存储卡(ufs)等。存储卡300还可以包括将存储卡300与主机(未示出)耦合的存储卡连接器303。在一些示例中，控制器302可被配置为控制存储器301的操作，例如读取、编程和擦除操作等。控制器302还可以被配置为管理与存储在或者将被存储在存储器301中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
58.在一些示例中，控制器302还被配置为处理与从存储器301读取或者被写入到存储器301的数据有关的纠错控制编码(ecc)。还可以由控制器302执行任何其他适当的功能，例如，对存储器301格式化。在一些示例中，控制器302被配置为完全或者部分地执行如下文所详细描述的操作方法。
59.在一些示例中，存储器301可包括具有多条存储串100的存储单元阵列200(参考图3和图4所示)，每条存储串100可包括多个存储单元210，还可包括上选择晶体管以及下选择晶体管。
60.在一些示例中，存储器301还包括与上选择晶体管的栅极相连的串选择线201、与下选择晶体管的栅极相连的地选择线207以及位于串选择线201和地选择线207之间的多条字线208。多条字线208分别连接多个存储单元210，包括第一字线204、位于第一字线204上侧的冗余字线202、位于第一字线204下侧的冗余字线206、位于第一字线204和冗余字线202之间的第二字线203以及位于第一字线204和冗余字线206之间的第二字线205。其中，选中的存储单元(例如存储单元210)位于多条字线208中的第一字线上204上，未选中的存储单
元位于冗余字线202和206以及第二字线上203和205上。
61.在一些示例中，存储器301还包括具有关系表的配置块。示例性地，关系表可为例如重读纠错(read retry)表。可根据写在配置块中的重读纠错表更改施加于第一字线204的读取电压v
read
。
62.在一些示例中，存储器301受控于控制器302，可配置为在执行读操作中，对选中的多个存储单元210施加第一读取电压v
read-1
，以及对未选中的多个存储单元210、上选择晶体管和所述下选择晶体管施加低于预设导通电压v
pass
的第一导通电压v
pass-1
。
63.在另一些示例中，对选中的多个存储单元210施加第一读取电压v
read-1
，以及对未选中的多个存储单元210、上选择晶体管和下选择晶体管施加低于预设导通电压v
pass
的第一导通电压v
pass-1
后，仍触发重读纠错，控制器302可控制存储器301对选中的多个存储单元210施加第二读取电压v
read-2
，以及对未选中的多个存储单元210、上选择晶体管和下选择晶体管施加高于预设导通电压v
pass
的第二导通电压v
pass-2
。
64.在另一些示例中，在施加第n读取电压v
read-n
触发重读纠错后，控制器302还被配置为对存储器301中选中的多个存储单元210施加第(n+1)读取电压v
read-(n+1)
，以及对未选中的多个存储单元210、上选择晶体管和下选择晶体管施加高于第n导通电压v
pass
的第(n+1)导通电压v
pass-(n+1)
，其中n≥2。
65.图11是根据本技术的实施方式的存储器的电路框图。参考图11所示，存储器301可包括存储单元阵列200、控制器310、页缓存器304、字线电压产生器305、字线译码器306以及电压偏移确定模块307。存储单元阵列200的一种示例性结构可参考图4所示，例如排列成多个行和多个列，每列存储单元通过一条位线bl连接页缓存器304，每行存储单元210的栅极通过一条字线wl连接字线译码器306。页缓存器304可用于临时存储已从存储阵列读出的数据位。字线电压产生器305可产生用于施加到字线的电压，例如编程电压v
pgm
、读取电压v
read
等。控制器310用于控制页缓存器304和字线电压产生器305。在进行读取操作时，控制器310通过控制字线电压产生器305在第一字线204(图4所示)上施加读取电压v
read
、在未选中的字线、串选择线201和地选择线207上施加读导通电压v
pass
后，控制页缓存器304根据不同的读取操作方法对相应位线bl上存储单元210存储的数据进行感测，从而读取出非易失性存储器存储的数据。
66.需要说明的，图11所示的存储器电路框图仅为示例性说明，本发明不限于此，本领域技术人员可根据不同存储器的具体情况选择合适的方案进行设计。
67.由于在上文中描述控制方法时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
68.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。