移位寄存器单元电路及移位寄存器的制作方法

1.本实用新型涉及移位寄存器技术领域，尤其涉及一种移位寄存器单元电路及移位寄存器。


背景技术：

2.在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件，数据以并行或串行的方式输入到移位寄存器中，按照每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。
3.目前，主要采用两种方式制作移位寄存器，一种是利用硅基晶体管做的d触发器实现移位寄存器的功能，但该方式无法在玻璃或者柔性衬底上制备，且大面积制备成本高昂；另一种是利用铟镓锌氧薄膜晶体管实现移位寄存器的功能，该方式所用tft(thin film transistor，薄膜晶体管)数量多，占据面积大，且对工艺一致性要求高。


技术实现要素：

4.本实用新型实施例提供一种移位寄存器单元电路及移位寄存器，提高电路集成度。
5.为了解决上述技术问题，本技术实施例提供一种移位寄存器单元电路，包括：信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，所述第一级反相器和所述第二级反相器用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管和所述第四薄膜晶体管用于传输信号，其中，
6.所述第一级反相器包括第一输入端、第二输入端和第一输出端，所述第二输入端连接所述第四薄膜晶体管的漏极，所述第一输出端连接所述第三薄膜晶体管的漏极；
7.所述第二级反相器包括第三输入端、第四输入端和第二输出端；
8.所述信号源分别连接所述第一输入端和所述第三输入端，所述第二输入端连接所述第四薄膜晶体管的漏极；
9.所述第三薄膜晶体管的源极连接所述第四输入端，所述第四薄膜晶体管的源极连接所述第二输出端，所述第三薄膜晶体管和所述第四薄膜晶体管的底栅极外接时钟信号。
10.为了解决上述技术问题，本技术实施例还提供一种移位寄存器，包括：至少两个移位寄存器单元电路，且所述移位寄存器单元电路之间采用级联方式连接，其中，前一级的移位寄存器单元电路的输出端连接后一级的移位寄存器单元电路的输入端，所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号存在时钟信号差，且所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号互为反相。
11.本实用新型实施例提供的一种移位寄存器单元电路及移位寄存器，其中，移位寄存器单元电路包括信号源、第一级反相器、第二级反相器、第三薄膜晶体管和第四薄膜晶体管，所述第一级反相器和所述第二级反相器用于将所述信号源产生的信号进行反相处理，
所述第三薄膜晶体管和所述第四薄膜晶体管用于传输信号，其中，所述第一级反相器包括第一输入端、第二输入端和第一输出端，所述第二输入端连接所述第四薄膜晶体管的漏极，所述第一输出端连接所述第三薄膜晶体管的漏极；所述第二级反相器包括第三输入端、第四输入端和第二输出端；所述信号源分别连接所述第一输入端和所述第三输入端，所述第二输入端连接所述第四薄膜晶体管的漏极；所述第三薄膜晶体管的源极连接所述第四输入端，所述第四薄膜晶体管的源极连接所述第二输出端，所述第三薄膜晶体管和所述第四薄膜晶体管的底栅极外接时钟信号，移位寄存器包括至少两个移位寄存器单元电路，且所述移位寄存器单元电路之间采用级联方式连接，其中，前一级的移位寄存器单元电路的输出端连接后一级的移位寄存器单元电路的输入端，所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号存在时钟信号差，且所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号互为反相，实现移位寄存器的功能，提高电路集成度。
附图说明
12.为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
13.图1是本技术一实施例中移位寄存器单元电路的电路结构示意图；
14.图2是本技术另一实施例中移位寄存器单元电路的电路结构示意图；
15.图3是本技术一实施例中移位寄存器的电路结构示意图；
16.图4是本技术另一实施例中移位寄存器的电路结构示意图；
17.图5是本技术一实施例中移位寄存器的仿真结果示意图；
18.图6是本技术另一实施例中移位寄存器的仿真结果示意图。
具体实施方式
19.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
20.以下结合具体附图对本技术的实现进行详细的描述：
21.请参阅图1，如图1所示，本技术实施例提供的一种移动寄存器单元电路01，包括信号源10、第一级反相器11、第二级反相器12、第三薄膜晶体管13和第四薄膜晶体管14，所述第一级反相器11和所述第二级反相器12用于将所述信号源产生的信号进行反相处理，所述第三薄膜晶体管13和所述第四薄膜晶体管14用于传输信号，其中，
22.所述第一级反相器11包括第一输入端110、第二输入端111和第一输出端112，所述第二输入端111连接所述第四薄膜晶体管的漏极，所述第一输出端112连接所述第三薄膜晶体管13的漏极；
23.所述第二级反相器12包括第三输入端120、第四输入端121和第二输出端122；
24.所述信号源10分别连接所述第一输入端110和所述第三输入端120，所述第二输入
端111连接所述第四薄膜晶体管14的漏极；
25.所述第三薄膜晶体管的源极连接所述第四输入端121，所述第四薄膜晶体管的源极连接所述第二输出端122，所述第三薄膜晶体管13和所述第四薄膜晶体管14的底栅极外接时钟信号。
26.具体的，在本实施例中，将反相置零信号rst作为信号源输出的信号，当第一输入端110和第三输入端120通入高电平时，启动移位寄存器单元电路01，当第一输入端110和第三输入端120通入低电平时，关闭移位寄存器单元电路01，并将第二输出端122置零。
27.进一步的，如图2所述，在一实施例中，所述第一级反相器11包括第一薄膜晶体管15和第二薄膜晶体管16，所述第二级反相器12包括第五薄膜晶体管17和第六薄膜晶体管18，所述第一薄膜晶体管15的源极和所述第二薄膜晶体管16的漏极连接，所述第一输出端112为所述第一薄膜晶体管15的源极或所述第二薄膜晶体管16的漏极，所述第五薄膜晶体管17的源极和所述第六薄膜晶体管18的漏极连接，所述第二输出端122为所述第五薄膜晶体管17的源极或所述第六薄膜晶体管18的漏极，所述第一输入端110为所述第一薄膜晶体管15的漏极，所述第二薄膜晶体管16的底栅极与所述第二输入端111连接，所述第三输入端120为第五薄膜晶体管17的漏极，所述第四输入端121连接所述第六薄膜晶体管18的底栅极，所述第二薄膜晶体管16的源极和所述第六薄膜晶体管18的源极接地。
28.具体的，薄膜晶体管采用的宽长比存在差异，传输信号的第三薄膜晶体13和第四薄膜晶体管14采用较小的管宽长比起到减少漏电流的作用，作为反相器的接受信号的第二薄膜晶体管16和第六薄膜晶体管18采用较大的管宽长比起到提高反相器的反相能力的作用，作为反相器里顶栅极和底栅极与源极短接的第一薄膜晶体管15和第五薄膜晶体管17采用较小的宽长比起到负载和反馈的作用，进一步的提高了第一反相器和第二反相器的反相能力。
29.进一步的，所述第一薄膜晶体管15、所述第二薄膜晶体管16、所述第三薄膜晶体管13、所述第四薄膜晶体管14、所述第五薄膜晶体管17和所述第六薄膜晶体管18为单栅薄膜晶体管或双栅薄膜晶体管。
30.可选的，双栅薄膜晶体管的沟道形状可以是平面沟道、π型沟道和3d鳍型沟道等多种形状中的至少一种。
31.可选的，所述第一薄膜晶体管15和所述第五薄膜晶体管17为双栅薄膜晶体管时，所述第一薄膜晶体管15和所述第五薄膜晶体管17的物理尺寸可以相同。
32.可选的，所述第二薄膜晶体管16和所述第六薄膜晶体管18为双栅薄膜晶体管时，所述第二薄膜晶体管16和所述第六薄膜晶体管18的物理尺寸可以相同。
33.可选的，所述第三薄膜晶体管13和所述第四薄膜晶体管14为双栅薄膜晶体管时，所述第三薄膜晶体管13和所述第四薄膜晶体管14的物理尺寸可以相同。
34.进一步的，所述第二薄膜晶体管16、所述第三薄膜晶体管13、所述第四薄膜晶体管14和所述第六薄膜晶体管18的顶栅极连接有外接偏压信号。
35.具体的，可以通过调节外接偏压信号来调节阈值电压，达到工作所需阈值电压，能够避免由于制备工艺原因带来的阈值电压漂移问题。
36.进一步的，所述第一薄膜晶体管15的顶栅极和底栅极连接到所述第一薄膜晶体管15的源极，所述第五薄膜晶体管17的顶栅极和底栅极连接到所述第五薄膜晶体管17的源
极。
37.具体的，第一薄膜晶体管15的顶栅极和底栅极接于源极，使得第一反相器11的输出信号反馈到第一薄膜晶体管15，当第二薄膜晶体管16的底栅极的输入信号为高电平，第二薄膜晶体管16会被打开，相当于第二薄膜晶体管16的阻值下降，将第二薄膜晶体管16的漏极电压拉低，低电压通过第一薄膜晶体管15的顶栅极和底栅极作用于第一薄膜晶体管15，将第一薄膜晶体管15关断，从而使得第一反相器11输出低电平，当第二薄膜晶体管16的底栅极的输入信号为低电平，第二薄膜晶体管16会被关断，相当于第二薄膜晶体管16的阻值上升，此时流过第二薄膜晶体管16的电流极低，分压增大，使得第一反相器11输出高电平，接近于信号源的电压，此时，第一反相器11的输出电压通过第一薄膜晶体管15的顶栅极和底栅极作用于第一薄膜晶体管15，打开第一薄膜晶体管15，将输出电压继续拉高，有效提高了第一反相器11的输出电压范围，从而提高第一反相器的反相能力，使得第一输出端111调节更为迅速，降低整体电路功耗，第二反相器12与第一反相器11同理，此处不再重复赘述。
38.进一步的，所述第一薄膜晶体管15、所述第二薄膜晶体管16、所述第三薄膜晶体管13、所述第四薄膜晶体管14、所述第五薄膜晶体管17和所述第六薄膜晶体管18的有源层材料为非晶硅、多晶硅或铟镓锌氧化物中的至少一种。
39.具体的，在本实施例中，当第一输入端111的输入信号为高电平，第二薄膜晶体管16会将漏极的高电平信号传输到源极，当第一输入端111输入为低电平，第二薄膜晶体管16会关断，类似于大电阻，例如，第二薄膜晶体管16的型号为igzo-tft，其漏极电流最低可达1e-14a的级别，源极与漏极在截断状态下的漏电为1e-14a～1e-12a，实现输入信号在高电平传输，低电平较长时间保持的效果。
40.进一步的，在一实施例中，本技术实施例提供的一种移动寄存器，包括至少两个移位寄存器单元电路，且所述移位寄存器单元电路之间采用级联方式连接，其中，前一级的移位寄存器单元电路的输出端连接后一级的移位寄存器单元电路的输入端，所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号存在时钟信号差，且所述前一级的移位寄存器单元电路的周期时钟信号与所述后一级的移位寄存器单元电路的周期时钟信号互为反相。
41.进一步的，如图3所示，在一实施例中，一种移动寄存器，包括两个移位寄存器单元电路级联，即第一移位寄存器单元电路30和第二移位寄存器单元电路31。
42.在一可选实施中，如图5所示，当两个所述移位寄存器单元电路之间级联，所述时钟信号差为半个时钟周期。
43.具体的，假设第一移位寄存器单元电路30的周期时钟信号为clk1，第二移位寄存器单元电路31的周期时钟信号为clk2，clk1和clk2相差半个时钟周期且clk1和clk2互为反相，当第一输入端111的输入信号为高电平，此时，clk1的高电平到来，会将第一输入端111的输入信号第六薄膜晶体管18的漏极，此时，第一反相器11的输出信号为低电压(一般接近于0v)，clk1将第三薄膜晶体管13打开，使得第六薄膜晶体管18的底栅极电压被置低，同时，第二反相器12的输出电压(即第六薄膜晶体管18的漏极电压)会被置高，第二反相器12输出高电平，此时，clk1的低电平到来，第四薄膜晶体管14不传输第一输入端111的输入信号，同时，第三薄膜晶体管13也不传输第一反相器11的输出信号，且由于此时第三薄膜晶体管13
处于关断状态，第三薄膜晶体管13的漏电流极低，第六薄膜晶体管18的栅极电容被第三薄膜晶体管13极低的漏电流充电，计算此时的第六薄膜晶体管18的关断时钟信号，可以保持大概50s的输出信号，第二移位寄存器单元电路31在第一移位寄存器单元电路30低电平的clk1时，接收第一移位寄存器单元电路30的第二输出端122的输出信号，并传输到第二移位寄存器单元电路31的第二输出端122，使得第一移位寄存器单元电路30和第二移位寄存器单元电路31之间的输出信号存在半个时钟周期的时钟信号差，达到移位寄存的效果。其中，根据如下公式(1)计算关断时钟信号τ：
44.τ＝rc
ꢀꢀꢀ
(1)
45.式中，r为关断电阻，c为底栅极和地间电容，此处，假设关断电阻为为1e14ω，底栅极和地间电容约为0.5pf，则τ＝rc＝1
×
10
14
ω
×
0.5
×
10-12
f＝50s。
46.进一步的，如图4所示，在一实施例中，一种移动寄存器，包括四个移位寄存器单元电路级联。
47.在一可选实施中，当四个所述移位寄存器单元电路之间级联，所述时钟信号差为一个时钟周期。
48.具体的，如图6所示，前一级的移位寄存器单元的输出信号和后一级的移位寄存器的输出信号相差一个时钟周期，实现了移位寄存的效果，四个移位寄存器单元电路之间级联实现移位寄存器功能的原理与两个所述移位寄存器单元电路之间级联实现移位寄存器功能的原理相同，此处不再重复赘述。
49.在一可选实施中，所述前一级的移位寄存器单元电路的输出端的输出信号为低电平时，所述后一级的移位寄存器单元电路的输入端接收所述输出信号。
50.在申请一实施例中，由于采用6个薄膜晶体管组成的移位寄存器单元电路构成的移位寄存器，制备工艺简单，集成度更高，不仅降低了生产成本，而且适合大面积制备。
51.显然，以上所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例，附图中给出了本技术的较佳实施例，但并不限制本技术的专利范围。本技术可以以许多不同的形式来实现，相反地，提供这些实施例的目的是使对本技术的公开内容的理解更加透彻全面。尽管参照前述实施例对本技术进行了详细的说明，对于本领域的技术人员来而言，其依然可以对前述各具体实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等效替换。凡是利用本技术说明书及附图内容所做的等效结构，直接或间接运用在其他相关的技术领域，均同理在本技术专利保护范围之内。