闪存存储器的写入方法与流程

1.本发明涉及半导体技术领域，特别涉及一种闪存存储器的写入方法。


背景技术：

2.闪存存储器是一种具有数据记忆功能的非易失性存储器。闪存存储器的读写可以是以页为单位进行的。由于闪存存储器具有存储容量大的特点，因此被大量的应用于各种电子设备。但在闪存存储器的应用过程中发现，一些数据写入存储单元并经过多次读取之后，闪存存储器会存在写入干扰的问题，因此需要一种新的闪存存储器的写入方法。


技术实现要素：

3.本发明的目的在于提供一种闪存存储器的写入方法，以解决闪存存储器的写入干扰的问题。
4.为解决上述技术问题，本发明提供一种闪存存储器的写入方法，所述闪存存储器包括至少两个扇区、多条位线以及多条源线，每个所述扇区包括多个存储单元，所述多个存储单元呈矩形阵列式排布，位于同一列的存储单元连接至同一条位线，位于同一行的存储单元连接至同一条源线，所述闪存存储器的写入方法包括：从所述多个存储单元中选择同一条位线上的至少一个存储单元进行写入；在选中的所述位线上施加第一电压，以及在非选中的位线上施加第二电压，以对选中的所述存储单元进行写入；其中，所述第一电压与所述第二电压之间的差值为4.6v~4.7v。
5.可选的，在所述的闪存存储器的写入方法中，所述第一电压为（v
cc-5.3）v，所述第二电压为（v
cc-v
t
）v，其中，v
cc
=1v~2v，v
t
=0.7v~0.8v。
6.可选的，在所述的闪存存储器的写入方法中，每个存储单元包括控制晶体管和选择晶体管；所述控制晶体管包括浮栅、控制栅以及源极，所述浮栅形成于衬底上，所述控制栅覆盖所述浮栅，所述源极形成于所述控制栅远离所述选择晶体管一侧的衬底内；所述选择晶体管包括伪栅、选择栅和漏极，所述伪栅形成于所述衬底上，所述选择栅覆盖所述伪栅，所述漏极形成于所述选择栅远离所述控制晶体管一侧的衬底内；其中，所述选择栅和所述控制栅之间的衬底内形成有源漏结。
7.可选的，在所述的闪存存储器的写入方法中，位于同一行的所述控制晶体管的控制栅连接在一起，以及位于同一行的所述选择晶体管的选择栅连接在一起。
8.可选的，在所述的闪存存储器的写入方法中，位于同一行的所述控制晶体管的源极连接至同一条所述源线，以及位于同一列的所述选择晶体管的漏极连接至同一条所述位线。
9.可选的，在所述的闪存存储器的写入方法中，所述闪存存储器的写入方法还包括：在对选中的所述存储单元进行写入时，在选中的存储单元的选择栅上施加第三电压，以及在与选中的存储单元位于同一扇区且不同行的非选中的存储单元的选择栅上施加所述第二电压，以及在与选中的存储单元位于不同扇区的非选中的存储单元的选择栅上施加所述
第二电压，其中，所述第三电压为（v
cc-7.3）v。
10.可选的，在所述的闪存存储器的写入方法中，所述闪存存储器的写入方法还包括：在对选中的所述存储单元进行写入时，还在选中的存储单元的控制栅上施加第四电压，并且在与选中的存储单元位于同一扇区的非选中的存储单元的控制栅上施加所述第四电压，以及在与选中的存储单元位于不同扇区的所有存储单元的控制栅上施加所述第二电压，其中，所述第四电压为（v
cc
+8.8）v。
11.可选的，在所述的闪存存储器的写入方法中，在对选中的存储单元进行写入时，还在选中的存储单元的源线以及与选中的存储单元位于同一扇区的源线上施加所述第二电压，以及在与选中的存储单元位于不同扇区的源线上施加所述第二电压。
12.可选的，在所述的闪存存储器的写入方法中，所述控制晶体管与所述选择晶体管之间的衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构底部的所述衬底中形成有掺杂区。
13.可选的，在所述的闪存存储器的写入方法中，所述掺杂区中的掺杂离子为硼离子或者镓离子。
14.在本发明提供的闪存存储器的写入方法中，在对存储器进行写入时，通过在选中的位线上施加第一电压，并在非选中的位线上施加第二电压，所述第一电压为负电压，所述第二电压为正电压，所述第一电压与所述第二电压之间的差值为4.6v~4.7v，如此一来，在写入过程中，能够降低被选中的位线与非选中的位线之间的压差，从而能够减少或者避免写入过程中的干扰。
附图说明
15.图1是本发明实施例的闪存存储器的写入方法的流程示意图。
16.图2是本发明实施例的闪存存储器的结构示意图。
17.图3是本发明实施例的选择晶体管的剖面示意图。
18.图4是本发明实施例的闪存存储器的存储单元的电路图。
19.100-衬底；101-存储单元；101-阱区；102-浅沟槽隔离结构；103-掺杂区；110-控制晶体管；111-浮栅；112-控制栅；113-源极；114-源漏结；115-第一氧化层；116-第一栅间介质层；120-选择晶体管；121-伪栅；122-选择栅；123-漏极；124-第二氧化层；125-第二栅间介质层；cg1、cg2、cg3、cg4-第一控制线；sg1、sg2、sg3、sg4-第二控制线；bl1、bl2、bl3-位线；sl1、sl2-源线。
具体实施方式
20.以下结合附图和具体实施例对本发明提出的闪存存储器的写入方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
21.图1是本发明实施例的闪存存储器的写入方法的流程示意图。图2是本发明实施例的闪存存储器的结构示意图。图3是本发明实施例的选择晶体管的剖面示意图；图4是本发明实施例的闪存存储器的存储单元的电路图。在此，图2是沿闪存存储器第一方向的剖面示意图，图3是沿闪存存储器第二方向的剖面示意图，第一方向与第二方向垂直。如图2和图4
所示，所述闪存存储器包括至少两个扇区，多条源线sl1、sl2和多条位线bl1、bl2、bl3。本实施例中，闪存存储器包括两个扇区，即扇区i和扇区ii，每个所述扇区包括多个存储单元101 ，所述多个存储单元101呈矩形阵列式排布。
22.如图4所示，同一扇区i中的所述存储单元101可以连接至同一条源线sl1，并且位于同一列的存储单元101连接至同一条位线bl1。需要说明的是，为了简化，在图4中只示出了包含三条位线(bl1、bl2、bl3)和两条源线(sl1、gsl2)的情形。但本领域技术人员可以理解的是，在实际应用中，所述位线和源线的个数可以根据需要进行设置，不以此为限。
23.本实施例中，如图2所示，每个存储单元101包括控制晶体管110和选择晶体管120，控制晶体管110和选择晶体管120可以为pmos晶体管。通过所述选择晶体管120可以选定或者取消选定的固定地址的存储单元101所进行的操作。所述控制晶体管110用于存储“0/1”。通过具体操作使得控制晶体管110呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。在每个存储单元101中，所述选择晶体管120和所述控制晶体管110串联，从而形成用于存储数据的存储单元101。
24.具体的，如图2所示，所述控制晶体管110包括浮栅111、控制栅112以及源极113，所述浮栅111形成于衬底100上，所述控制栅112覆盖所述浮栅111，所述源极113形成于所述控制栅112远离所述选择晶体管120一侧的衬底100内。所述浮栅111用于存储电子，其厚度例如可以为100埃~200埃。所述浮栅111的材质与控制栅112的材质均为掺杂的多晶硅，此外，所述浮栅111中形成有贯穿的开口，所述控制栅112填充于所述开口中并延伸覆盖所述浮栅111，浮栅111与控制栅112之间还形成有用于隔离的第一栅间介质层（例如ono层）116。进一步的，所述浮栅111与衬底100之间还形成有第一氧化层114，第一氧化层114用于隔离衬底100与浮栅111。进一步的，所述选择栅122和所述控制栅112之间的衬底100内形成有源漏结114。
25.如图4所示，位于同一行的控制晶体管110的控制栅112连接在一起，例如可通过第一控制线sg1、sg2、sg3、sg4连接。位于同一行的控制晶体管110的源极113连接至同一条所述源线sl1、sl2。
26.如图2和图3所示，所述选择晶体管120包括伪栅121、选择栅122和漏极123，所述伪栅121形成于衬底100上，所述伪栅121可与所述浮栅111在同一工艺步骤中形成，以节省工艺。
27.如图3所示，所述选择栅122覆盖所述伪栅121，所述漏极123形成于所述选择栅122远离所述控制晶体管110一侧的衬底100内。其中，选择栅122与衬底100之间还形成有第二氧化层124，第二氧化层124用于隔离衬底100与伪栅121，所述第二氧化层124可与第一氧化层115在同一工艺中形成。
28.本实施例中，如图3所示，所述伪栅121中具有贯穿的凹槽，所述选择栅122填充所述凹槽并延伸覆盖所述伪栅121。所述凹槽的侧壁与底部形成有第二栅间介质层125，所述第二栅间介质层125可与所述第一栅间介质层116在同一工艺中形成，所述第一栅间介质层116和第二栅间介质层125均可以为第一氧化硅层、氮化硅层和第二氧化硅层的堆叠结构。
29.本实施例中，所述选择栅122的材质为掺杂的多晶硅。选择栅122可与控制栅112在同一工艺中形成，以节省工艺制程。
30.本实施例中，如图2和图4所示，位于同一行的所述选择晶体管120的选择栅122连
接在一起，例如可通过第二控制线sg1、sg2、sg3、sg4连接。位于同一列的选择晶体管120的漏极123连接至同一条位线bl1、bl2、bl3。
31.此外，如图2和图3所示，在衬底100中形成有阱区101，所述阱区101为n型阱区（n-well），并且源极113、源漏结124和漏极123均形成于阱区101中。
32.本实施例中，如图3所示，所述闪存存储器还包括形成于衬底100中的浅沟槽隔离结构102，所述浅沟槽隔离结构102位于所述选择栅122底部的所述衬底100中，所述浅沟槽隔离结构102对准所述伪栅121中的凹槽，并且所述浅沟槽隔离结构102底部的所述衬底100中形成有掺杂区103。所述掺杂区103中的掺杂离子为硼离子或者镓离子，或者其他的p型离子，且注入能量范围为25kev～38kev，离子浓度范围为20
×
10
12
/cm2～60
×
10
12
/cm2。所述掺杂区103可以保护所述选择晶体管120，避免漏电流进入器件中造成写入串扰失效，从而进一步减少或者避免写入过程中的干扰。进一步的，所述掺杂区103可与选择晶体管120的阈值电压修正区（位于所述阱区101中并靠近选择晶体管120的导电沟道或者与导电沟道重叠）在同一个步骤中形成，以节省掩膜。
33.如图1所示，所述闪存存储器的写入方法包括：步骤s1：从所述多个存储单元中选择同一条位线上的至少一个存储单元进行写入；步骤s2：在选中的所述位线上施加第一电压，以及在非选中的位线上施加第二电压，以对选中的所述存储单元进行写入；其中，所述第一电压为负电压，所述第二电压为正电压，且所述第一电压与所述第二电压之间的差值为4.6v~4.7v。
34.本实施例中，在对存储器进行写入时，通过在选中的位线上施加第一电压，并在非选中的位线上施加第二电压，所述第一电压为负电压，所述第二电压为正电压，所述第一电压与所述第二电压之间的差值为4.6v~4.7v，如此一来，在写入过程中，能够降低被选中的位线与非选中的位线之间的压差，从而能够减少或者避免写入过程中的干扰。
35.下文将对本实施例提供的闪存存储器的写入方法进行更详细的说明。
36.如图4所示，在步骤s1中，从所述多个存储单元中选择同一条位线上的至少一个存储单元进行写入。在此，以选中位线bl1上的一个存储单元101为例。在其他实施例中，可以选中位线bl1上的两个、三个或者四个存储单元等，例如可以通过外围电路选择存储单元101进行写入。外围电路包括行译码器和列译码器等，该外围电路为现有技术，在此不再赘述。
37.在步骤s2中，在选中的所述位线bl1上施加第一电压，以及在非选中的位线bl2、bl3上施加第二电压，以对选中的所述存储单元进行写入；其中，所述第一电压为负电压，所述第二电压为正电压，且所述第一电压与所述第二电压之间的差值为4.6v~4.7v。在对存储器进行写入时，通过在选中的位线上施加第一电压，并在非选中的位线上施加第二电压，所述第一电压为负电压，所述第二电压为正电压，所述第一电压与所述第二电压之间的差值为4.6v~4.7v，如此一来，在写入过程中，能够降低被选中的位线与非选中的位线之间的压差，从而能够减少或者避免写入过程中的干扰。具体的，所述第一电压为（v
cc-5.3）v，所述第二电压为（v
cc-v
t
）v，其中，v
cc
表示电源电压且v
cc
=1v~2v，v
t
=0.7v~0.8v。
38.此外，在对选中的所述存储单元101进行写入时，在选中的存储单元的选择栅上施加第三电压，以及在与选中的存储单元位于同一扇区且不同行的非选中的存储单元的选择栅上施加所述第二电压，以及在与选中的存储单元位于不同扇区的非选中的存储单元的选
择栅上施加所述第二电压。以及，在选中的存储单元的控制栅上施加第四电压，并且在与选中的存储单元位于同一扇区的非选中的存储单元的控制栅上施加所述第四电压，以及在与选中的存储单元位于不同扇区的所有存储单元的控制栅上施加所述第二电压，其中，所述第三电压为（v
cc-7.3）v，所述第四电压为（v
cc
+8.8）v，以实现对选中的位线上的存储单元101的写入。
39.本实施例中，在对选中的存储单元进行写入时，还在选中的存储单元以及与选中的存储单元位于同一扇区的源线sl1上施加所述第二电压，以及在与选中的存储单元位于不同扇区的源线上施加所述第二电压。
40.此外，本实施例的闪存存储器的写入方法用于55nm嵌入式闪存存储器。
41.综上可见，在本发明提供的闪存存储器的写入方法中，在对存储器进行写入时，通过在选中的位线上施加第一电压，并在非选中的位线上施加第二电压，所述第一电压为负电压，所述第二电压为正电压，所述第一电压与所述第二电压之间的差值为4.6v~4.7v，如此一来，在写入过程中，能够降低被选中的位线与非选中的位线之间的压差，从而能够减少或者避免写入过程中的干扰。
42.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。