输出阻抗校准以及相关的装置、系统和方法与流程

输出阻抗校准以及相关的装置、系统和方法
1.优先权要求
2.本技术案要求2021年4月23日提交的题为“输出阻抗校准以及相关的装置、系统和方法(output impedance calibration,and related devices,systems,and methods)”的第17/238,561号美国专利申请案的申请日的权益。
技术领域
3.本公开的实施例涉及阻抗校准。然而，更具体地说，本公开的一些实施例涉及微电子装置的输出阻抗校准，以及相关的方法、装置和系统。


背景技术：

4.存储器装置通常被提供为计算机或其它电子系统中的内部部件、半导体、集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻式随机存取存储器(rram)、双倍数据速率存储器(ddr)、低功率双倍数据速率存储器(lpddr)、相变存储器(pcm)和快闪存储器。
5.电子系统(例如，存储器系统)通常包含一或多种类型的存储器，且所述存储器通常耦合到存储器系统内的一或多个通信信道。此类系统中的时变信号用于经由通常被称为信号线的一或多个导体传送信息(例如，数据)。这些信号线通常捆绑在一起以形成通信总线，例如地址或数据总线。
6.为了满足对较高性能操作特性的要求，设计者继续努力增加跨越电子系统内的通信总线传送数据的操作速度。数据传送速率增加的一个问题是在电子(例如，存储器)系统的通信总线上的数据的突发期间维持信号完整性。随着传送速率增加，通信总线的阻抗特性可变得更显著，且信号波形可开始扩散，和/或反射可发生在通信总线上的不匹配阻抗的位置处。当耦合到通信总线的存储器装置的一或多个节点的阻抗(例如，输出阻抗)未恰当地匹配到通信总线的阻抗时，信号完整性(例如，数据完整性)可受到影响。


技术实现要素：

7.本公开的一或多个实施例包含一种装置。所述装置可包含zq校准电路，其包含：第一寄存器，其经配置以存储响应于zq校准命令而生成的第一阻抗代码；第二寄存器，其经配置以存储移位值；以及计算块，其经配置以基于第三阻抗代码和所述移位值而生成第二阻抗代码。
8.本公开的一些实施例包含一种系统。所述系统可包含微电子装置，其可包含可基于所选择的校准代码而按数个配置中的一者配置的至少一个驱动器。所述微电子装置还可包含用于确定多个校准代码中的第一校准代码与第二校准代码之间的差值的逻辑。另外，所述微电子装置可包含用于存储所述数个校准代码中的一或多个校准代码以及指示所述第一校准代码与所述第二校准代码之间的所述差值的移位值的一或多个寄存器。此外，所
述微电子装置可包含用于基于所述移位值而调整所述数个校准代码中的第三校准代码的计算块。
9.本公开的额外实施例包含一种电子系统。所述电子系统可包含：至少一个输入装置；至少一个输出装置；以可操作方式耦合到所述输入装置和所述输出装置的至少一个处理器装置；以及以可操作方式耦合到所述至少一个处理器装置的至少一个存储器系统。所述存储器系统可包含存储器装置，其包含驱动器和耦合到所述驱动器的电路系统。所述电路系统可适于基于响应于第一校准操作而生成的第一阻抗校准代码而配置所述驱动器。所述电路系统可进一步适于存储响应于测试操作而生成的第二阻抗校准代码。此外，所述电路系统可经配置以存储响应于第二校准操作而生成的第三阻抗校准代码。所述电路系统还可适于基于第四阻抗校准代码而配置所述驱动器，所述第四阻抗校准代码是基于所述第三阻抗校准代码以及所述第一阻抗校准代码与所述第二阻抗校准代码之间的差值而生成的。
10.本公开的其它实施例包含一种方法。所述方法可包含执行第一校准操作以确定用于微电子装置的第一阻抗校准代码。所述方法还可包含执行测试操作以基于经由所述微电子装置而生成的数个所测得信号完整性响应而确定用于所述微电子装置的第二阻抗校准代码。另外，所述方法可包含执行第二校准操作以确定用于所述微电子装置的第三阻抗校准代码。此外，所述方法可包含基于所述第一阻抗校准代码与所述第二阻抗校准代码之间的差值而更新所述第三阻抗校准代码。
附图说明
11.图1为根据本公开的各种实施例的包含数个存储器装置的示例存储器系统的框图。
12.图2为根据本公开的各种实施例的示例存储器装置的功能框图。
13.图3描绘了根据本公开的各种实施例的包含耦合到主机的双列直插式存储器模块的示例存储器系统。
14.图4a和4b各自描绘了存储器系统的示例信道性能响应。
15.图5描绘了包含存储器装置的耦合到主机的输出驱动器的示例存储器系统。
16.图6描绘了根据本公开的各种实施例的包含存储器装置的耦合到主机的输出驱动器的示例存储器系统。
17.图7a为根据本公开的各种实施例的说明操作存储器系统的示例方法的流程图。
18.图7b为根据本公开的各种实施例的说明执行存储器装置的读取训练的示例方法的流程图。
19.图7c为根据本公开的各种实施例的说明校准存储器装置的示例方法的流程图。
20.图8为根据本公开的各种实施例的说明操作存储器装置的示例方法的流程图。
21.图9为根据本文所描述的一或多个实施例实施的示例存储器系统的简化框图。
22.图10为根据本文所描述的一或多个实施例实施的示例电子系统的简化框图。
具体实施方式
23.存储器装置(例如，存储器系统的存储器装置)可包含输出装置，所述输出装置包含用于在数据发射期间驱动信号(例如，芯片外信号)的一或多个输出驱动器。如应了解，各
种存储器系统——包含例如每信道两个双列直插式存储器模块(dimm)(2dpc)的存储器系统和每信道四个dimm(4dpc)的存储器系统，可包含可变内部特性且可(例如，在数据传输期间)呈现可变信道性能响应。信道性能可能会影响信号完整性，且尽管存储器系统可能符合设计规格，存储器系统的信号完整性也可能会(例如，由于信道性能不太理想而)不太理想。在一些常规装置、系统和方法中，经由对输出驱动器电路系统的手动调整(例如，对输出驱动器的导通电阻(ron)的手动调整)解决信号完整性问题。然而，对输出驱动器电路系统的手动调整需要额外的资源和时间，且可能会(例如，由于可变特性的设计片段而)产生其它问题。
24.如本文所公开，各种实施例涉及(例如，用于半导体装置读取操作的)自动化阻抗校准。根据各种实施例，在第一模式期间(例如，在半导体装置的通电期间)，可(例如，响应于长校准命令)执行第一阻抗校准操作以确定(例如，用于半导体装置的一或多个驱动器的)第一校准代码。另外，在第一模式期间，可执行测试操作以(例如，基于半导体装置的所测得信号完整性响应)确定第二校准代码。此外，可确定第一校准代码与第二校准代码之间的差值(“移位值”)且有可能存储所述差值(例如，将所述差值存储在寄存器中)。另外，在第二模式期间(例如，在半导体装置的操作期间)，可(例如，响应于短校准命令)执行第二阻抗校准操作以确定第三校准代码。此外，在第二模式期间，可基于第三校准代码和移位值而确定第四校准代码。更具体地说，可基于移位值而更新第三校准代码，以生成第四校准代码。因此，在半导体装置的操作期间，可基于经由先前执行的测试操作确定的移位值而(例如，独立于主机)调谐半导体装置的一或多个驱动器。
25.本公开的各种实施例可增强且有可能优化与半导体装置(例如，存储器装置和/或存储器系统)相关联的信号完整性。例如，在一些实施例中，在没有对输出阻抗的手动调整(例如，不需要经由设计者和/或用户的调整)的情况下，可增强且有可能优化半导体装置的信号完整性。另外，根据一些实施例，可(例如，经由自动化阻抗校准，如本文所描述)避免不期望的设计片段。如应了解，本文所公开的各种实施例可代替(即，可替换)传统的校准操作。
26.尽管本文中参考存储器系统和/或存储器装置描述了各种实施例，但本公开不限于此，且所述实施例可大体上适用于可包含或可不包含半导体装置和/或存储器装置的微电子系统和/或装置。现将参考附图阐述本公开的实施例。
27.图1示出了根据本公开的各种实施例的示例存储器系统100。存储器系统100包含耦合到通信总线110(例如，系统总线)的数个存储器装置102-105。每一存储器装置102-105可包含一或多个存储器裸片，且存储器装置102-105可被统称为双列直插式存储器模块(dimm)、多芯片封装(mcp)或叠层封装(pop)。存储器系统100的每一存储器装置102-105可包含输出驱动器，所述输出驱动器包含数个单元驱动器和相关联的校准电路系统，如下文更充分地描述。
28.存储器系统100进一步包含经由通信总线110耦合到每一存储器装置102-105的控制器112。可包含处理器或任何其它类型的控制器的控制器(在本文中也被称为“主机”)112可经配置以控制和/或调节存储器系统100的各种操作，并且提供经由接口114与耦合到存储器系统100的另一装置或系统的交互性。
29.通信总线110可包含地址总线120、数据总线122和控制信号总线124中的一或多
者。在一些实施例中，存储器装置102-105、通信总线110和控制器112可配置(例如，以物理方式布置和安装)在印刷电路板(pcb)上。
30.图2为根据本公开的至少一个实施例的说明示例存储器装置200的功能框图。存储器装置200可包含例如动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)、双倍数据速率sdram(ddr sdram，例如ddr4sdram等)，或同步图形随机存取存储器(sgram)。例如，图1的存储器装置102-105中的一或多者可包含存储器装置200。可集成在半导体芯片上的存储器装置200可包含存储器阵列202。
31.在图2的实施例中，存储器阵列202示出为包含八个存储器存储体bank0-7。更多或更少的存储体可包含在其它实施例的存储器阵列202中。每一存储器存储体包含数个存取线(字线wl)、数个数据线(位线bl和/bl)，以及布置在所述数个字线wl与所述数个位线bl和/bl的相交点处的数个存储器单元mc。对字线wl的选择可由行解码器204执行，并且对位线bl和/bl的选择可由列解码器206执行。在图2的实施例中，行解码器204可包含用于每一存储器存储体bank0-7的相应行解码器，并且列解码器206可包含用于每一存储器存储体bank0-7的相应列解码器。
32.位线bl和/bl耦合到相应感测放大器samp。来自位线bl或/bl的读取数据可被感测放大器samp放大，且通过互补本地数据线(liot/b)、传送门(tg)和互补主数据线(miot/b)传送到读取/写入放大器260。相反，从读取/写入放大器260输出的写入数据可通过互补主数据线miot/b、传送门tg和互补本地数据线liot/b传送到感测放大器samp，且写入耦合到位线bl或/bl的存储器单元mc中。
33.存储器装置200可大体上经配置以经由各种端(例如，地址端210、命令端212、时钟端214、数据端216和数据掩码端218)(例如，从外部控制器)接收各种输入。存储器装置200可包含额外的端，例如电源端220和电源端222。
34.在预期的操作期间，经由命令端212接收到的一或多个命令信号com可经由命令输入电路252传送到命令解码器250。命令解码器250可包含经配置以经由对一或多个命令信号com进行解码而生成各种内部命令的电路。内部命令的实例包含活动命令act和读取/写入信号r/w。
35.另外，经由地址端210接收到的一或多个地址信号add可经由地址输入电路232传送到地址解码器230。地址解码器230可经配置以将行地址xadd供应到行解码器204且将列地址yadd供应到列解码器206。尽管将命令输入电路252和地址输入电路232说明为单独电路，但在一些实施例中，可经由共同电路接收到地址信号和命令信号。
36.活动命令act可包含响应于指示行存取的命令信号com(例如，活动命令)而激活的脉冲信号。响应于活动信号act，可激活指定存储体地址的行解码器204。因此，可选择和激活由行地址xadd指定的字线wl。
37.读取/写入信号r/w可包含响应于指示列存取的命令信号com(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号r/w，可激活列解码器206，且可选择由列地址yadd指定的位线bl。
38.响应于活动命令act、读取信号、行地址xadd和列地址yadd，可从由行地址xadd和列地址yadd指定的存储器单元mc读取数据。可经由感测放大器samp、传送门tg、读取/写入放大器260、输入/输出电路262和数据端216输出读取数据。另外，响应于活动命令act、写入
信号、行地址xadd和列地址yadd，可经由数据端216、输入/输出电路262、读取/写入放大器260、传送门tg和感测放大器samp将写入数据供应到存储器阵列202。写入数据可写入由行地址xadd和列地址yadd指定的存储器单元mc中。
39.可经由时钟端214接收时钟信号ck和/ck。时钟输入电路270可基于时钟信号ck和/ck而生成内部时钟信号iclk。内部时钟信号iclk可传送到存储器装置200的各种组件，例如命令解码器250和内部时钟发生器272。内部时钟发生器272可生成内部时钟信号lclk，其可传送到输入/输出电路262(例如，用于控制输入/输出电路262的操作定时)。另外，数据掩码端218可接收一或多个数据掩码信号dm。在激活数据掩码信号dm时，可禁止相应数据的覆写。
40.电源电压vdd和vss可供应到内部电压发生器电路221，其可提供各种内部电压vpp、vary、vperi、veq和vccp。存储器装置200还可包含校准端zq，其经由参考电阻器rzq耦合到电源电势vddq。可设置于例如仅存储器模块衬底或主板上的参考电阻器rzq包含在校准操作期间被参考的电阻器。参考电阻器rzq的阻抗用作zq校准电路223的参考阻抗。在一些实例中，电压发生器电路221将参考电势zqvref信号提供到zq校准电路223。当(例如，通过校准信号dozqcal)激活校准电路223时，校准电路223通过参考参考电阻器rzq的阻抗和参考电势zqvref来执行校准操作。在执行校准操作时，zq校准电路223可提供zq校准代码zqcode。在一些实例中，zq校准代码zqcode可包含指定输入/输出电路262中的相应上拉或下拉电路的阻抗的多个位。
41.在一些实例中，存储器装置200可包含耦合到zq校准电路223和输入/输出电路262的zq校准控制电路225。例如，命令解码器250可将zq校准命令zqcal提供到zq校准控制电路225。在每一zqcal命令到达后，zq校准控制电路225可经配置以将zq校准代码zqcode1提供到输入/输出电路262。在一些实例中，zq校准代码zqcode1可为由zq校准电路223提供且由zq校准控制电路225供应到输入/输出电路262的zq校准代码zqcode。替代地和/或另外，zqcode1可为由zq校准控制电路225检索以提供到输入/输出电路262的预存储zq校准代码。换句话说，zq校准控制电路225可经配置以激活zq校准并将由zq校准电路223提供的校准代码供应到输入/输出电路262，或者跳过zq校准并检索提供到输入/输出电路262的预存储校准代码。
42.在一些实例中，zq校准控制电路225可预存储由zq校准电路223提供的来自先前校准或在后端测试中获得的初始校准表的多个zq校准代码。在一些实例中，zq校准控制电路225可具备分别指示存储器装置200的电压条件和温度条件的电压信号和温度信号temp。例如，电压信号可指示存储器装置200的电源电压。温度信号temp可指示存储器装置200的运行温度。例如，温度信号temp可由温度传感器227提供。当预存储zq校准代码时，zq校准控制电路225还可存储操作条件，例如与zq校准代码相关联的电压/温度条件。根据各种实施例，如下文更详细地描述，存储器装置200可包含一或多个单元驱动器和用于校准一或多个单元驱动器的相关联电路系统(例如，zq校准电路系统)。更具体地说，如下文更详细地描述，可确定(即，经由一或多个校准和/或训练操作确定)存储器装置200的一或多个单元驱动器的(例如，用于读取操作的)所需输出阻抗，使得存储器装置200可在装置操作期间呈现可接受(例如，所需和/或最佳)的信号完整性。
43.图3描绘了根据本公开的各种实施例的包含耦合到主机304的双列直插式存储器
模块(dimm)302的存储器系统300。dimm 302包含用于经由数个信道305将信息(例如，dq、dqs、地址和/或命令)从存储器装置传送到主机(在本文中也被称为“控制器”)304的数个单元306。每一单元306可包含例如数据(dq)端、数据选通(dqst)端和/或数据选通互补(dqsc)端。
44.如应了解，每一单元306可包含数个端、衬垫和/或引脚(图3中未示出)。如应了解，在一些实例中，(例如，用于经由一或多个信道305的数据传输的)信号完整性可跨越存储器系统300的单元306而变化。另外，在一些实例中，(例如，用于经由一或多个信道305的数据传输的)信号完整性可跨越单个单元306而变化。
45.图4a和4b各自描绘了存储器系统的示例信道性能响应。更具体地说，图4a和4b各自描绘了存储器系统(例如，图3的存储器系统300)的信道(例如，图3的信道305)的信号完整性结果(在本文中也被称为“信号完整性”、“信号完整性响应”、“信道性能”、“信道性能响应”)。如应了解，图4a的数据眼402相比于图4b的数据眼404较大，且因此，图4a所描绘的信号完整性结果相对于图4b所描绘的信号完整性结果得到改进。
46.图5描绘了存储器系统500，其包含经由信道506耦合到主机504的输出驱动器502(例如，存储器装置(例如，dram)的输出驱动器)。输出驱动器502包含并联耦合的数个驱动器508。每一驱动器(在本文中也被称为“单元驱动器”)508可具有相同或类似的电路结构。更具体地说，每一驱动器508包含数个晶体管m。另外，每一驱动器508包含耦合于相关联的晶体管m的端(例如，源极端或漏极端)与节点n(在本文中也被称为“输出节点”、“dq节点”、“dq引脚”或“dq衬垫”)之间的电阻器r。如应了解，可将数个操作信号供应到晶体管m的栅极以选择数个晶体管。换句话说，可基于相关联的操作信号而个别地控制(即，打开/关闭)每一晶体管m。在此实例中，每一驱动器508具有240欧姆的输出阻抗。
47.如应了解，信号完整性(即，用于存储器装置读取操作的信号完整性)可能会受输出驱动器的输出电阻ron(也被称为“导通电阻”)和可能与输出驱动器相关联的系统特性(例如，信道特性)的影响。如还应了解，在一些系统中，输出电阻ron的值可为240欧姆，所述值可经由输出阻抗(zq)校准进行调整。尽管可(例如，根据设计规格)调整输出电阻ron的值，信号完整性也可能会(例如，由于信道性能不太理想而)不太理想。因此，根据至少一些实施例，可(例如，从规范值)调整输出电阻ron的值(例如，以改进信号完整性)。更具体地说，根据至少一些实施例，可经由自动化校准过程(例如，不需要手动调整)调整输出电阻ron的值。
48.在一些情况下，可以利用超出规范范围的ron值来增强(例如，优化)信号完整性。例如，220欧姆的ron值可提供最佳结果，即使设计规格包含240欧姆的ron值和5％的可允许变化(即，228-252欧姆)。如上文所述，常规的系统、装置和方法可经由手动过程调谐输出电阻ron，所述手动过程需要额外的资源和/或时间。
49.图6描绘了根据本公开的各种实施例的示例存储器系统600。存储器系统600包含zq校准电路602(例如，图2的存储器装置200的zq校准电路223)。
50.存储器系统600进一步包含数个驱动器608，其中每一驱动器(在本文中也被称为“单元驱动器”)608包含数个逻辑门624和数个晶体管m。例如，图2的输入/输出电路262可包含驱动器608。例如，参考图3和6，zq校准电路602和/或驱动器608可为存储器组件的一部分(例如，dq单元306以及dqs端308和310)，信道606可包含信道305，且主机604可包含主机
304。类似于图5的存储器系统500，可基于相关联的操作信号个别地控制(即，打开/关闭)存储器系统600的每一晶体管m。每一驱动器608可包含耦合于相关联晶体管m的端(例如，源极端或漏极端)与节点n之间的电阻器r，所述节点可包含输出节点(例如，dq节点)。如应了解，在一些实施例中(例如，其中输出电阻ron相对较小)，电阻器r可能不是必需的。
51.如应了解，可基于校准代码配置每一驱动器608。换句话说，校准代码可与一或多个驱动器608的驱动器配置相关联和/或指示所述驱动器配置。例如，为“一”的校准代码可与其中选择驱动器608的“一个”晶体管(即，用以进行导电)的驱动器配置相关联和/或指示所述驱动器配置。作为另一实例，为“五”的校准代码可与其中选择驱动器608的“五个”晶体管(即，用以进行导电)的驱动器配置相关联和/或指示所述驱动器配置。
52.zq校准电路602包含逻辑610(在本文中也被称为“zq校准逻辑”或“校准逻辑”)、寄存器612、逻辑614和寄存器616。根据一些实施例，逻辑610可包含耦合到电阻器rzq(参见图2)以执行zq校准操作的复制输出缓冲器。zq校准电路602还包含计算块(例如，相加和/或相减块)618和锁存器620。根据一些实施例，寄存器612和寄存器616中的每一者可经配置以存储一或多个值(例如，校准代码和/或移位值)。另外，逻辑614可经配置以将两个值(例如，两个校准代码)进行比较并确定所述值之间的差值。更具体地说，例如，如下文更充分地描述，逻辑614可经配置以将初始校准代码(例如，在存储器系统600的通电期间且响应于“长校准”操作生成的初始校准代码)与经由训练操作确定的校准代码(在本文中也被称为“测试结果”、“测试结果校准代码”、“测试结果代码”或其一些变体)(例如，在存储器系统600的通电期间执行的校准代码)进行比较，以确定初始校准代码与训练结果校准代码之间的差值(在本文中也被称为“移位值”或“偏移”)。在其它实施例中，另一组件和/或装置(例如，主机604)可经配置以确定两个校准代码之间的差值。例如，初始zq校准代码与训练结果校准代码之间的差值可存储在寄存器616中作为移位值。作为非限制性实例，移位值可为“+1”、
“‑
1”、“+2”、
“‑
2”、“+3”、
“‑
3”等中的一者。
53.计算块618可经配置以从寄存器612接收输入值(例如，在存储器系统600的操作期间且响应于“短校准”操作生成的校准代码)，将移位值与输入值相加或相减(即，基于从寄存器616接收到的信号进行相加或相减)，并且生成可用作配置一或多个单元驱动器608的校准代码的输出值。
54.作为非限制性实例，在存储器系统600的操作期间(例如，在操作模式期间)，计算块618可经配置以从寄存器612接收为“5”的校准代码，将校准代码与为“1”的值相减(即，移位值为
“‑
1”)，并且生成为“4”的经更新校准代码(即，5-1＝4)。作为另一非限制性实例，计算块618可经配置以从寄存器612接收为“7”的校准代码，将为“2”的值与校准代码相加(即，移位值为“+2”)，并且生成为“9”的经更新校准代码(即，7+2＝9)。如本领域的普通技术人员应了解，锁存器620可从计算块618接收输入，存储值，并且基于经由计算块618生成的校准代码而输出可用于配置单元驱动器608的信号。
55.根据一些实施例，存储器系统600的每一单元驱动器608可与专用zq校准电路系统(例如，逻辑610、寄存器612和616、逻辑614、计算块618和/或锁存器620)相关联。在其它实施例中，超过一个单元驱动器608可与相同的zq校准电路系统(例如，逻辑610、寄存器612和616、逻辑614、计算块618和/或锁存器620)相关联(例如，由所述相同的zq校准电路系统支持)。如图6所示，主机604经由信道606耦合到驱动器608(例如，用于接收各种信号)。另外，
根据一些实施例，主机604可耦合到zq校准电路602(例如，寄存器612)。
56.现将描述存储器系统600的预期的非限制性示例操作。响应于存储器系统600的通电期间(例如，通电模式期间)的校准操作(例如，“长校准操作”)，可从寄存器612接收校准代码(“初始校准代码”)且所述寄存器可存储校准代码。在一些实施例中，主机604可将初始校准代码传送到逻辑610，其可将校准代码提供到寄存器612。在其它实施例中，可从另一装置(即，不是主机604的装置)接收初始校准代码。更具体地说，例如，响应于校准命令，zq校准电路602可接收校准信号(例如，图2的dozqcal)并且通过参考参考电阻器(例如，图2的电阻器rzq)的阻抗和参考电势(例如，图2的zqvref)来执行校准操作(例如，长校准操作)以生成校准代码。另外，在这些实施例中，可将校准代码提供到一或多个单元驱动器608以用于选择数个晶体管m(例如，选择1-n个晶体管处于打开状态(即，用以进行导电))。在其它实施例中，逻辑610和/或寄存器612可能不是必需的(即，不是用于将校准代码提供到驱动器608所必需的)，且在这些实施例中，主机604可以将初始校准代码传送到一或多个单元驱动器608以用于选择数个晶体管m。
57.另外，根据各种实施例存储器系统600可经配置以经由测试(例如，在通电期间)确定增强且有可能优化(即，至少针对存储器系统600的操作的一部分优化)与信道606相关联的信号完整性的输出电阻ron的值。更具体地说，例如，存储器系统600可经配置以(例如，基于数个校准代码而)测试输出电阻ron的数个值以确定数个ron值的最佳ron值。
58.例如，可(例如，在通电期间)执行数个可能的校准代码的扫描以标识最佳校准代码。在一些实例中，可经由通过主机604和zq校准电路602和/或驱动器608执行的测试过程(例如，在存储器系统600的通电期间)确定最佳校准代码。更具体地说，例如，在所选择的数个晶体管(例如，基于初始校准代码)导电的情况下，可将信号从驱动器608传输到主机604(即，可从驱动器608读取数据)，且可测量和/或评估信道性能响应。例如，可测量和/或评估信道性能响应的数据眼的大小。另外，在不同的所选择的数个晶体管(例如，基于另一校准代码)导电的情况下，可将信号从驱动器608传输到主机604(即，可从驱动器608读取数据)，且可测量和/或评估信道性能响应。此外，可将信道性能响应与先前信道性能响应进行比较。如果信道性能响应相比于先前信道性能响应(即，与初始校准代码相关联的先前信道性能响应)得到改进，则可存储相关联的校准代码(例如，将其存储在寄存器612中)。例如，响应于确定信道性能响应相对于先前信道性能响应得到改进，主机604可将信号传送到zq校准电路602以指令zq校准电路602存储相关联的校准代码(例如，将其存储在寄存器612中)。另一方面，如果信道性能响应相比于先前信道性能响应(即，与初始校准代码相关联的先前信道性能响应)未得到改进，则可不存储相关联的校准代码。
59.可针对数个校准代码中的每一者重复此校准(“训练”或“测试”)过程，以使得生成且测量且/或评估驱动器608的数个晶体管配置(例如，一个晶体管导电、两个晶体管导电、三个晶体管导电等)中的每一者的信道性能响应，并且确定与所需(例如，最佳)信道性能响应相关联的测试结果校准代码(例如，且将其存储在寄存器612中)。关于可(例如，在通电期间)使用以确定最佳校准代码(即，以改进信号完整性)的示例测试操作的额外描述包含于2021年1月4日提交的题为“输出阻抗校准以及相关的装置、系统和方法(output impedance calibration,and related devices,systems,and methods)”的第17/141,031号美国专利申请案中。另外，在通电之后(例如，在存储器系统600的操作期间)，可基于生成最佳信道性
能响应(即，在校准/测试过程期间生成最佳信道性能响应)的测试结果校准代码来配置单元驱动器608。
60.另外，根据各种实施例，可(例如，经由逻辑614)将与所确定的ron值相关联的最佳校准代码(“测试结果校准代码”)与初始校准代码(例如，响应于长校准操作生成的代码)进行比较，并且可将初始校准代码与测试校准代码之间的差值存储在寄存器616中(例如，作为“移位值”)。
61.如应了解，存储器系统600的一或多个条件(例如，电压和/或温度)可(例如，取决于存储器系统600的模式而)变化。更具体地说，通电期间的存储器系统600的电压和/或温度可不同于操作期间的存储器系统600的电压和/或温度。因此，如还应了解，在通电之后且在存储器系统600的操作期间，可执行另一校准操作。
62.继续存储器系统600的示例操作，响应于操作期间的校准命令(例如，短校准命令)，可执行另一校准操作，并且可确定另一校准代码且将其存储在寄存器612中。另外，根据本公开的一些实施例，可基于存储在寄存器616中的移位值而(例如，经由计算块618)更新(例如，在操作期间确定的)校准代码。另外，经更新校准代码可用于配置一或多个单元驱动器608。
63.因此，如应了解，可基于存储在寄存器616中的移位值来调谐(即，在操作期间调谐)存储器系统600的一或多个单元驱动器(例如，且无需来自主机604的反馈)。换句话说，可至少部分地基于校准代码(即，经由先前执行的测试操作(例如，在通电期间且经由主机604执行的测试操作)确定的校准代码)而调谐(即，在操作期间调谐且无需来自主机604的反馈)存储器系统600的一或多个单元驱动器，所述校准代码在通电期间改进存储器系统600的信号完整性。
64.图7a为操作存储器系统的示例方法700的流程图。更具体地说，方法700可用于初始化和/或校准存储器系统。方法700可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法700可由装置或系统执行，所述装置或系统例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图3的存储器系统300、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000，或者另一装置或系统。尽管说明为离散框，但可取决于所需实施方案而将各种框再分成额外框、组合成更少的框或将所述框剔除掉。
65.方法700可在块702处开始，其中存储器系统(例如，图6的存储器系统600)可通电或复位，且方法700可继续进行到块704。在块704、706和708处，可执行用于存储器系统的各种校准和/或训练操作。更具体地说，例如，如本领域的普通技术人员应了解，在块704处，可执行zq校准(例如，利用zq校准电路223中的复制缓冲器和电阻器rzq；参见图2)，在块706处，可执行命令和地址(ca)训练，且在块708处，可执行写入训练。
66.另外，在块710处，可执行根据本公开的各种实施例的读取训练。参考图7b所描绘的流程图，现将描述执行存储器装置的读取训练的示例方法720。方法720可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法720可由装置或系统执行，所述装置或系统例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图3的存储器系统300、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000，或者另一装置或系统。尽管说明为离散框，但可取决于所需实施方案而将各种框再分
成额外框、组合成更少的框或将所述框剔除掉。
67.如应了解，在块722处，可执行一或多个数据和/或时钟定时对准操作，且方法720可继续进行到块724。在块724处，可确定校准代码且将其用于配置单元驱动器，且方法720可继续进行到块726。例如，响应于校准命令，zq校准电路(例如，图6的zq校准电路602)可接收校准信号(例如，图2的dozqcal)并且通过参考参考电阻器(例如，图2的电阻器rzq)的阻抗和参考电势(例如，图2的zqvref)来执行校准操作(例如，长校准操作)。另外，zq校准电路可将zq校准代码(即，经由校准操作生成的代码)提供到输入/输出电路262(参见图2)以用于基于zq校准代码而配置数个电路。更具体地说，响应于zq校准代码，可打开单元驱动器(例如，图6的单元驱动器608)的数个晶体管(例如，1个、2个、3个等)(即，以调整输出电阻ron)。
68.在块726处，响应于信号从驱动器608传送到主机604(例如，经由主机608读出数据)，可(例如，经由图6的主机604)测量信道性能响应(即，用于校准代码和相关联配置的信道性能响应)。例如，可测量信道性能响应的眼的大小(例如，高度和/或宽度)。另外，在块728处，可更新校准代码(例如，使校准代码增加或减小一(1))，且方法720可返回到块726。如应了解，可针对数个校准代码中的每一校准代码重复块726和728(例如，可执行校准代码扫描)。更具体地说，可针对数个(例如，n个)校准代码测试数个驱动器配置(例如，包含1-n个导电晶体管)。在测试每一可能的校准代码之后，可确定测试结果校准代码(即，优化信号完整性的代码)，可确定初始校准代码与测试结果校准代码之间的差值，且在块730处，存储初始校准代码与测试结果校准代码之间的差值(即，移位值)(例如，将其存储在图6的寄存器616中)。在块732处，可执行一或多个参考电压训练操作。
69.再次参考图7a，在于块710处完成读取训练操作之后，方法700可继续进行到块712，其中存储器系统可操作(例如，执行各种操作，例如，读取、写入、刷新等)。
70.图7c为校准存储器装置的示例方法740的流程图。更具体地说，方法740可(例如，在存储器装置的操作期间)用于校准存储器装置。方法740可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法740可由装置或系统执行，所述装置或系统例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图3的存储器系统300、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000，或者另一装置或系统。尽管说明为离散框，但可取决于所需实施方案而将各种框再分成额外框、组合成更少的框或将所述框剔除掉。
71.方法740可在块742处开始，其中可确定校准代码，且方法740可继续进行到块744。更具体地说，响应于“短校准”命令(即，在存储器装置的操作期间)，可执行校准操作且可确定校准代码。在块744处，可存储校准代码，且方法740可继续进行到块746。例如，可将校准代码存储在zq校准电路602的寄存器612中(参见图6)。
72.在块746处，可基于预定移位值而更新校准代码，且方法740可继续进行到块748。例如，可基于存储在图7b的块730处的移位值而更新校准代码。作为非限制性实例，如果(例如，响应于短校准命令而确定的)校准代码为五(5)且移位值为正一(+1)，则可将校准代码更新为六(6)。作为另一非限制性实例，如果校准代码为五(5)且移位值为负三(-3)，则可将校准代码更新为二(2)。
73.在块748处，可将经更新校准代码应用于存储器装置的输出驱动器的一或多个单
元驱动器。例如，经更新校准代码可用于配置图6的单元驱动器608的一或多个晶体管。
74.可在不脱离本公开的范围的情况下对方法740作出修改、添加或省略。例如，可以不同次序实施方法740的操作。此外，仅提供所概述的操作和动作以作为实例，并且所述操作和动作中的一些可为任选的、组合成更少操作和动作，或扩展成额外操作和动作而不背离所公开实施例的本质。
75.如上文所提及，信号完整性可跨越存储器系统的存储器组件(例如，存储器装置)而变化。因此，根据一些实施例，可根据本文所公开的各种实施例校准存储器系统的一或多个存储器装置(例如，dimm的存储器装置)。更具体地说，例如，可根据本文所公开的各种实施例校准(即，个别地校准)(例如，经由不同校准过程)存储器装置102-105中的一或多者(参见图1)。作为另一实例，可根据本文所公开的各种实施例校准(即，个别地校准)存储器系统300(参见图3)的一或多个存储器组件(例如，dq单元306以及dqs端308和310)。在这些实例中，每一存储器组件可利用或可不利用相同的校准代码(即，在操作期间)。在其它实例中，可一起(即，经由单次校准过程)校准(例如，存储器系统的)数个存储器组件。在此实例中，每一存储器组件可利用相同的校准代码(即，在操作期间)。
76.同样如上文所提及，信号完整性可跨越单个存储器装置的组件(例如，dq组件和/或单元驱动器)而变化。因此，根据各种实施例，可根据本文所公开的各种实施例校准(即，个别地校准)(例如，经由不同的校准过程)存储器装置的一或多个输出驱动器的一或多个单元驱动器。此外，例如，可根据本文所公开的各种实施例校准(即，个别地校准)存储器装置的一或多个dq组件。例如，可根据本文所公开的各种实施例校准(即，个别地校准)一或多个单元驱动器608(参见图6)。在这些实例中，每一组件(例如，每一单元驱动器和/或dq组件)可利用或可不利用相同的校准代码(即，在操作期间)。在其它实例中，可一起(即，经由单次校准过程)校准(例如，存储器装置的)数个单元驱动器和/或dq组件。在此实例中，每一组件可利用相同的校准代码(即，在操作期间)。
77.图8为操作存储器装置的示例方法800的流程图。方法800可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法800可由装置或系统执行，所述装置或系统例如图1的存储器系统100、存储器系统100的一或多个存储器装置、图2的存储器装置200、图3的存储器系统300、图6的存储器系统600、图9的存储器系统900、图10的电子系统1000，或者另一装置或系统。尽管说明为离散框，但可取决于所需实施方案而将各种框再分成额外框、组合成更少的框或将所述框剔除掉。
78.方法800可在块802处开始，其中可执行第一校准操作以确定用于存储器装置的第一阻抗校准代码，且方法800可继续进行到块804。例如，响应于长校准命令，可(例如，在例如存储器装置的通电模式的第一模式期间)执行第一校准操作以确定第一阻抗校准代码。但更具体地说，例如，响应于校准命令，zq校准电路(例如，图6的zq校准电路602)可接收校准信号(例如，图2的dozqcal)并且通过参考参考电阻器(例如，图2的rzq)的阻抗和参考电势(例如，图2的zqvref)来执行校准操作(例如，长校准操作)。另外，zq校准电路可将zq校准代码(即，经由校准操作生成的代码)提供到输入/输出电路262(参见图2)以用于基于zq校准代码而配置数个电路。
79.在块804处，可执行测试操作以基于存储器装置的数个所测得信号完整性响应而确定用于存储器装置的第二阻抗校准代码，且方法800可继续进行到块806。例如，可(例如，
逐个地)(例如，经由图6的主机604)(例如，在存储器装置的第一模式期间)测试数个可能的校准代码以确定第二校准代码，如上文所提及，所述第二校准代码可(例如，在通电期间)优化存储器装置的信号完整性响应。
80.在块806处，可执行第二校准操作以确定用于存储器装置的第三阻抗校准代码，且方法800可继续进行到块808。例如，响应于短校准命令，可(例如，在例如存储器装置的操作模式的第二模式期间)执行第二校准操作以确定第三阻抗校准代码。
81.在块808处，可基于第一阻抗校准代码与第二阻抗校准代码之间的差值而更新第三阻抗校准代码。例如，在存储器装置的第二模式期间，可基于(例如，存储在图6的寄存器616中的)移位值而更新第三阻抗校准代码，所述移位值指示第一阻抗校准代码与第二阻抗校准代码之间的差值。但更具体地说，可(例如，经由图6的计算块618)将移位值与第三校准代码相加或相减以更新第三校准代码。
82.可在不脱离本公开的范围的情况下对方法800作出修改、添加或省略。例如，可以不同次序实施方法800的操作。此外，仅提供所概述的操作和动作以作为实例，并且所述操作和动作中的一些可为任选的、组合成更少操作和动作，或扩展成额外操作和动作而不背离所公开实施例的本质。例如，在各种实施例中，方法800可包含(例如，经由图6的逻辑614)确定移位值(即，确定第一阻抗校准代码与第二阻抗校准代码之间的差值)。另外，在各种实施例中，方法800可包含(例如，经由图6的寄存器616)存储移位值(即，存储指示第一阻抗校准代码与第二阻抗校准代码之间的差值的值)。此外，在各种实施例中，方法800可包含基于第一校准代码、第二校准代码、第三校准代码或经更新的第三校准代码配置存储器装置的至少一个单元驱动器。
83.还公开一种存储器系统。所述存储器系统可包含数个存储器装置。每一存储器装置可包含一或多个阵列(例如，存储器阵列)和一或多个输出驱动器，如本文中所描述。
84.图9为根据本文所描述的一或多个实施例实施的存储器系统900的简化框图。存储器系统900包含数个存储器装置902和控制器904。例如，一或多个存储器装置902可包含图6的存储器系统600的至少一部分，且控制器904可为和/或包含图1的控制器112和/或图6的主机604。可包含一或多个存储器单元的每一存储器装置902可包含一或多个输出驱动器电路，所述输出驱动器电路包含一或多个单元驱动器，如本文所描述。
85.还公开一种电子系统。所述电子系统可包含存储器系统，所述存储器系统包含数个存储器装置。图10为根据本文所描述的一或多个实施例实施的电子系统1000的简化框图。电子系统1000包含至少一个输入装置1002。输入装置1002可为键盘、鼠标或触摸屏。电子系统1000进一步包含至少一个输出装置1004。输出装置1004可为监视器、触摸屏或扬声器。输入装置1002和输出装置1004不一定可彼此分离。电子系统1000进一步包含存储装置1006。输入装置1002、输出装置1004和存储装置1006耦合到处理器1008。
86.电子系统1000进一步包含耦合到处理器1008的存储器系统1010。可包含图9的存储器系统900的存储器系统1010包含数个存储器装置(例如，图1的存储器装置102-105)。电子系统1000可包含计算、处理、工业或消费型产品。例如，但不限于，电子系统1000可包含个人计算机或计算机硬件组件、服务器或其它网络连接硬件组件、手持式装置、平板计算机、电子笔记本型计算机、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
87.根据本文所公开的各种实施例，且相比于一些常规的方法、系统和装置，存储器系统可调谐一或多个单元驱动器的输出阻抗而不需要对输出阻抗进行手动调整。如应了解，本文所公开的装置、系统和方法可减少校准系统的一或多个半导体装置的输出阻抗可能需要的时间和/或资源的量。另外，如上文所提及，各种实施例可允许将输出电阻ron调整到任何合适的值，甚至是超出设计规格范围之外的值。此外，根据一些实施例，可基于经由先前执行的测试操作(例如，在通电期间执行的测试操作)确定的移位值而(例如，在操作期间)更新校准代码。可将移位值存储在存储器装置处，且因此可基于移位值而校准存储器装置而不增加相关联主机(例如，主机604)的负载。
88.本公开的一或多个实施例包含一种装置。所述装置可包含zq校准电路，其包含：第一寄存器，其经配置以存储响应于zq校准命令而生成的第一阻抗代码；第二寄存器，其经配置以存储移位值；以及计算块，其经配置以基于第三阻抗代码和所述移位值而生成第二阻抗代码。
89.本公开的一些实施例包含一种系统。所述系统可包含微电子装置，其可包含可基于所选择的校准代码而按数个配置中的一者配置的至少一个驱动器。所述微电子装置还可包含用于确定多个校准代码中的第一校准代码与第二校准代码之间的差值的逻辑。另外，所述微电子装置可包含用于存储所述数个校准代码中的一或多个校准代码以及指示所述第一校准代码与所述第二校准代码之间的所述差值的移位值的一或多个寄存器。此外，所述微电子装置可包含用于基于所述移位值而调整所述数个校准代码中的第三校准代码的计算块。
90.本公开的额外实施例包含一种电子系统。所述电子系统可包含：至少一个输入装置；至少一个输出装置；以可操作方式耦合到所述输入装置和所述输出装置的至少一个处理器装置；以及以可操作方式耦合到所述至少一个处理器装置的至少一个存储器系统。所述存储器系统可包含存储器装置，其包含驱动器和耦合到所述驱动器的电路系统。所述电路系统可适于基于响应于第一校准操作而生成的第一阻抗校准代码而配置所述驱动器。所述电路系统可进一步适于存储响应于测试操作而生成的第二阻抗校准代码。此外，所述电路系统可经配置以存储响应于第二校准操作而生成的第三阻抗校准代码。所述电路系统还可适于基于第四阻抗校准代码而配置所述驱动器，所述第四阻抗校准代码是基于所述第三阻抗校准代码以及所述第一阻抗校准代码与所述第二阻抗校准代码之间的差值而生成的。
91.本公开的其它实施例包含一种方法。所述方法可包含执行第一校准操作以确定用于微电子装置的第一阻抗校准代码。所述方法还可包含执行测试操作以基于经由所述微电子装置而生成的数个所测得信号完整性响应而确定用于所述微电子装置的第二阻抗校准代码。另外，所述方法可包含执行第二校准操作以确定用于所述微电子装置的第三阻抗校准代码。此外，所述方法可包含基于所述第一阻抗校准代码与所述第二阻抗校准代码之间的差值而更新所述第三阻抗校准代码。
92.根据惯例，图式中所说明的各种特征可能未按比例绘制。本公开中所呈现的说明不意图为任何特定设备(例如，装置、系统等)或方法的实际视图，而是仅为用于描述本公开的各种实施例的理想化表示。因此，为了清晰起见，可能任意扩大或减小各种特征的尺寸。此外，为了清楚起见，可简化一些图式。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
93.本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含(includes)”应解释为“包含但不限于”等)。
94.另外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，且在没有这种叙述的情况下，不存在这种意图。例如，为了辅助理解，所附权利要求书可含有介绍性短语“至少一个”及“一或多个”的使用，以便引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，“和/或”包含相关联的所列项中的一或多者的任何以及所有组合。
95.此外，即使明确叙述了特定数目的所引入的权利要求叙述，仍应理解，这种叙述通常应解释为至少是指叙述的数目(例如，没有其它修饰语的“两个叙述”的简单叙述、意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“a、b和c等中的至少一者”或“a、b和c等中的一或多者”的惯例的那些情况下，一般来说，此类结构意图仅包含a、仅包含b、仅包含c、包含a和b、包含a和c、包含b和c或包含a、b和c等。例如，术语“和/或”的使用意图以这一方式加以解释。
96.另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语涵盖包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。例如，短语“a或b”将理解为包含“a”或“b”或“a和b”的可能性。
97.另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于意味着元件的特定次序或数目。一般来说，术语“第一”、“第二”、“第三”等用于作为通用标识符区分不同元件。在不存在术语“第一”、“第二”、“第三”等意味着特定次序的表现的情况下，这些术语不应理解为意味着特定次序。此外，在不存在术语“第一”、“第二”、“第三”等意味着元件的特定数目的表现的情况下，这些术语不应理解为意味着元件的特定数目。
98.上文所描述的和附图中所示出的本公开的实施例并不限制本公开的范围，所述范围涵盖于所附权利要求书和其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，除本文中所展示和描述的例如所描述元件的替代适用组合的内容以外，对于所属领域的技术人员来说，本公开的各种修改将根据描述变得显而易见。此类修改和实施例也落入所附权利要求书和等效物的范围内。