抗单粒子翻转的SRAM单元加固电路

抗单粒子翻转的sram单元加固电路
技术领域
1.本发明属于集成电路技术领域，具体涉及一种抗单粒子翻转的sram单元加固电路。


背景技术：

2.单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时，沉积能量，产生足够数量的电荷，这些电荷被器件电极收集后，造成器件逻辑状态的非正常，改变或破坏器件，此外，除了空间高能粒子外，各种辐射也是产生单粒子效应的主要原因，其中，单粒子翻转(single event upset，seu)是辐射环境下集成电路中最常见的一种单粒子效应，会导致存储单元中数据错误。
3.现有技术中，静态随机存储器(static random access memory，sram)是航天电子系统的重要组成部分，其每比特灵敏度高、节点电容较低和功率低，不需要刷新电路技能保存数据；其中，经典的6t-sram由两个互锁的反相器和两个存取晶体管构成，当高能粒子撞击电路中的某个节点时，产生瞬态脉冲电压极容易导致sram单元发生位反转，导致存储数据错误，这种错误经过下级电路传播会导致系统出现更严重的错误。因此，亟需对sram单元进行seu加固，以应对空间中的辐射环境。


技术实现要素：

4.为了解决现有技术中存在的上述问题，本发明提供了一种抗单粒子翻转的sram单元加固电路。本发明要解决的技术问题通过以下技术方案实现：
5.第一方面，本技术提供一种抗单粒子翻转的sram单元加固电路，包括：
6.存储模块，存储模块包括第一节点和第二节点，存储模块用于存储第一节点和第二节点的电平数据；其中，第一节点和第二节点的电平数据包括第一节点和第二节点的高电平和低电平；
7.冗余节点模块，冗余节点模块包括第三节点和第四节点，第四节点的电平数据与第二节点的电平数据相同，第三节点的电平数据与第一节点的电平数据相同；冗余节点模块用于备份第一节点和第二节点的电平数据；
8.存取模块，存取模块用于对第一节点和第二节点的电平数据读取或写入。
9.可选地，第一节点的电平数据与第二节点的电平数据不同。
10.可选地，存储模块还包括第三p型晶体管、第四p型晶体管、第五p型晶体管和第六p型晶体管；
11.第三p型晶体管的栅极与第二节点电连接，第三p型晶体管的源极接固定电压信号端，第三p型晶体管的漏极与第三节点电连接；第四p型晶体管的栅极与第一节点电连接，第四p型晶体管的源极接固定电压信号端，第四p型晶体管的漏极与第二节点电连接；第五p型晶体管的栅极与第三节点电连接，第五p型晶体管的源极与第一节点电连接，第五p型晶体管的漏极接地端；第六p型晶体管的栅极与第四节点电连接，第六p型晶体管的源极与第二
节点电连接，第六p型晶体管的漏极接地端。
12.可选地，冗余节点模块还包括第一n型晶体管、第一p型晶体管、第二n型晶体管和第二p型晶体管；
13.第一n型晶体管的栅极与第四节点电连接，第一n型晶体管的源极接地端，第一n型晶体管的漏极与第三节点电连接；第二n型晶体管的栅极与第三节点电连接，第三n型晶体管的源极接地端，第三n型晶体管的漏极与第四节点电连接；第一p型晶体管的栅极与第二节点电连接，第一p型晶体管的源极接固定电压信号端，第一p型晶体管的漏极与第三节点电连接；第二p型晶体管的栅极与第一节点电连接，第二p型晶体管的源极接固定电压信号端，第二p型晶体管的漏极与第四节点电连接。
14.可选地，存取模块还包括第三n型晶体管和第四n型晶体管；
15.第三n型晶体管的栅极和第四n型晶体管的栅极均与字线电连接；第三n型晶体管的源极与第一位线电连接，第三n型晶体管的漏极与第一节点电连接；第四n型晶体管的源极与第二位线电连接，第四n型晶体管的漏极与第二节点电连接。
16.可选地，还包括：差分灵敏放大器，差分灵敏放大器分别与第一位线和第二位线均电连接，差分灵敏放大器用于识别第一位线与第二位线的电压差异。
17.可选地，n型晶体管为n-mos晶体管，p型晶体管为p-mos晶体管。
18.本发明的有益效果：
19.本发明提供的一种抗单粒子翻转的sram单元加固电路，包括：存储模块、冗余节点模块和存取模块；存储模块包括第一节点和第二节点，存储模块用于存储第一节点和第二节点的电平数据，即第一节点为高电平或低电平，第二节点为高电平或低电平，高电平的逻辑值为“1”，低电平的逻辑值为“0”；在sram单元处于稳态时，第一节点和第二节点的电平数据保持不变，在sram单元受到环境辐射时，第一节点、第二节点、第三节点或第四节点的电平数据发生变化，比如，逻辑值由“1”变为“0”或由“0”变为“1”，则会影响sram单元的稳态运行，对sram单元中的数据造成破坏；进一步，冗余节点模块包括第三节点和第四节点，第四节点的电平数据与第二节点的电平数据相同，第三节点的电平数据与第一节点的电平数据相同；存取模块能够将第一节点和第二节点的电平数据读取或写入；如此，通过以上各模块的相互配合，在sram单元占用较小面积的情况下，能够有效提高sram单元的抗单粒子翻转能力，还能实现本技术中的加固电路的抗读干扰能力。
20.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
21.图1是本发明实施例提供的加固电路的一种结构示意图；
22.图2是本发明实施例提供的加固电路读取和写数据的一种时序图；
23.图3是本发明实施例提供的单粒子效应的仿真图。
具体实施方式
24.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
25.请参见图1，图1是本发明实施例提供的加固电路的一种结构示意图，本技术所提
供的一种抗单粒子翻转的sram单元加固电路，包括：
26.存储模块10，存储模块10包括第一节点q和第二节点qn，存储模块10用于存储第一节点q和第二节点qn的电平数据；其中，第一节点q和第二节点qn的电平数据包括第一节点q和第二节点qn的高电平和低电平；
27.冗余节点模块20，冗余节点模块20包括第三节点s1和第四节点s0，第四节点s0的电平数据与第二节点qn的电平数据相同，第三节点s1的电平数据与第一节点q的电平数据相同；冗余节点模块20用于备份第一节点q和第二节点qn的电平数据；
28.存取模块30，存取模块30用于对第一节点q和第二节点qn的电平数据读取或写入。
29.具体而言，请继续参考图1所示，本实施例中提供的抗单粒子翻转的sram单元的加固电路，以应对空间中的辐射环境，该加固电路包括：存储模块10、冗余节点模块20和存取模块30，各模块之间相互配合，实现对静态随机存储器(static random access memory，sram)的单粒子翻转(single event upset，seu)进行加固，使静态随机存储器高效稳定的运行。
30.相关技术中，sram单元中通过添加电阻电容等以增加反馈延时从而改善抗辐射能力，在电路中，通过增加冗余节点和反馈电路从而改善甚至断绝单粒子翻转；然而电阻电容对温度敏感且给版图设计增加了难度，造成加固电路较大，占用面积越来越多，且加固效果不稳定。
31.有鉴于此，本实施例中的抗单粒子翻转的sram单元加固电路包括：存储模块10、冗余节点模块20和存取模块30；存储模块10包括第一节点q和第二节点qn，存储模块10用于存储第一节点q和第二节点qn的电平数据，即第一节点q为高电平或低电平，第二节点qn为高电平或低电平，高电平的逻辑值为“1”，低电平的逻辑值为“0”；在sram单元处于稳态时，第一节点q和第二节点qn的电平数据保持不变，在sram单元受到环境辐射时，第一节点q、第二节点qn、第三节点s1或第四节点s0的电平数据发生变化，比如，逻辑值由“1”变为“0”或由“0”变为“1”，则会影响sram单元的稳态运行，对sram单元中的数据造成破坏；进一步，冗余节点模块20包括第三节点s1和第四节点s0，第四节点s0的电平数据与第二节点qn的电平数据相同，第三节点s1的电平数据与第一节点q的电平数据相同；存取模块30能够将第一节点q和第二节点qn的电平数据读取或写入；如此，通过以上各模块的相互配合，在sram单元占用较小面积的情况下，能够有效提高sram单元的抗单粒子翻转能力，还能实现本技术中的加固电路的抗读干扰能力。
32.在本技术的一种可选的实施例中，第一节点q的电平数据与第二节点qn的电平数据不同。
33.具体而言，本实施例中，第一节点q的电平数据与第二节点qn的电平数据不同，也可以理解为，如果第一节点q为高电平，则第二节点qn为低电平；如果第一节点q为低电平，则第二节点qn为高电平。
34.请继续参考图1所示，在本技术的一种可选的实施例中，存储模块10还包括第三p型晶体管p3、第四p型晶体管p4、第五p型晶体管p5和第六p型晶体管p6；
35.第三p型晶体管p3的栅极与第二节点qn电连接，第三p型晶体管p3的源极接固定电压信号端vdd，第三p型晶体管p3的漏极与第三节点s1电连接；第四p型晶体管p4的栅极与第一节点q电连接，第四p型晶体管s0的源极接固定电压信号端vdd，第四p型晶体管p4的漏极
与第二节点qn电连接；第五p型晶体管p5的栅极与第三节点s1电连接，第五p型晶体管p5的源极与第一节点q电连接，第五p型晶体管p5的漏极接地端gnd；第六p型晶体管p6的栅极与第四节点s0电连接，第六p型晶体管p6的源极与第二节点s0电连接，第六p型晶体管p6的漏极接地端gnd。
36.具体而言，请继续参考图1所示，本实施例中的存储模块10包括四个晶体管，分别为第三p型晶体管p3、第四p型晶体管p4、第五p型晶体管p5和第六p型晶体管p6，且第三p型晶体管p3、第四p型晶体管p4、第五p型晶体管p5和第六p型晶体管p6构成锁存结构，也可以理解为，存储模块10包括的第一节点q和第二节点qn的逻辑值不同；存储模块10与冗余节点模块20和存取模块30均电连接，存储模块10用于存储数据并供存储模块10进行读写操作。
37.请继续参考图1所示，在本技术的一种可选的实施例中，冗余节点模块20还包括第一n型晶体管n1、第一p型晶体管p1、第二n型晶体管n2和第二p型晶体管p2；
38.第一n型晶体管n1的栅极与第四节点s0电连接，第一n型晶体管n1的源极接地端gnd，第一n型晶体管n1的漏极与第三节点s1电连接；第二n型晶体管n2的栅极与第三节点s1电连接，第三n型晶体管n3的源极接地端gnd，第三n型晶体管n3的漏极与第四节点s0电连接；第一p型晶体管p1的栅极与第二节点qn电连接，第一p型晶体管p1的源极接固定电压信号端，第一p型晶体管p1的漏极与第三节点s1电连接；第二p型晶体管p2的栅极与第一节点q电连接，第二p型晶体管p2的源极接固定电压信号端vdd，第二p型晶体管p2的漏极与第四节点s0电连接。
39.具体而言，请继续参考图1所示，本实施例中的冗余节点模块20包括两个上拉p型晶体管和两个交叉耦合的n型晶体管组成，由锁存的冗余节点(第三节点s1和第四节点s0)反过来控制存储模块的下拉晶体管，即第五p型晶体管p5和第六p型晶体管p6，实现第一节点q和第二节点qn的复位。
40.请继续参考图1所示，在本技术的一种可选的实施例中，存取模块30还包括第三n型晶体管n3和第四n型晶体管n4；
41.第三n型晶体管n3的栅极和第四n型晶体管n4的栅极均与字线wl电连接；第三n型晶体管n3的源极与第一位线bl电连接，第四n型晶体管n4的漏极与第一节点q电连接；第四n型晶体管n4的源极与第二位线bln电连接，第四n型晶体管n4的漏极与第二节点qn电连接。
42.具体而言，请继续参考图1所示，本实施例中的抗单粒子翻转的sram单元的加固电路包括字线wl、第一位线bl和第二位线bln；存取模块30包括第三n型晶体管n3和第四n型晶体管n4，其中，第三n型晶体管n3的栅极与第四n型晶体管n4的栅极均与字线wl电连接，也就是说，字线wl用于控制第三n型晶体管n3和第四n型晶体管n4的导通与截止；第三n型晶体管n3的源极与第一位线bl电连接，第四n型晶体管n4的漏极与第一节点q电连接，在第三n型晶体管n3导通后，将第一节点q上拉；第四n型晶体管n4的源极与第二位线bln电连接，第四n型晶体管n4的漏极与第二节点qn电连接，在第四n型晶体管n4导通后，将第二节点qn上拉，此时，由于第一节点q和第二节点qn分别位于锁存结构中，将第一节点q和第二节点qn均上拉后，第一位线bl不会形成放电路径，第一节点q的逻辑值不会发生改变；而第二位线bln形成放电路径，第二n型晶体管n2和第六n型晶体管n6导通，将第二节点qn下拉，如此，第一节点q和第二节点qn的电平数据不同，通过上述存取模块40，实现对各节点的电平数据的读取或写入。
43.在本技术的一种可选的实施例中，还包括：差分灵敏放大器，差分灵敏放大器分别与第一位线bl和第二位线bln均电连接，差分灵敏放大器用于识别第一位线bl与第二位线bln的电压差异。
44.具体而言，本实施例中的抗单粒子翻转的sram单元的加固电路还包括差分灵敏放大器，差分灵敏放电器分别与第一位线bl和第二位线bln均电连接，用于识别第一位线bl和第二位线bln的电压，并且在识别到第一位线bl和第二位线bln中的电压发生变化时，通过存储模块10、冗余节点模块20和存取模块30实现各节点的复位，保障sram单元的稳定有效运行。
45.在本技术的一种可选的实施例中，n型晶体管为n-mos晶体管，p型晶体管为p-mos晶体管。
46.具体而言，本实施例中，n型晶体管为n-mos晶体管，p型晶体管为p-mos晶体管；其中，n型晶体管在高电位导通、在低电位截止，p型晶体管在高电位截止、在低电位导通，如此，实现本实施例中的各模块的有序工作。
47.在本技术的一种可选的实施例中，请继续参考图2所示，图2是本发明实施例提供的加固电路读取和写数据的一种时序图；本实施例中提供的一种抗单粒子翻转的sram单元加固电路的驱动方法，字线wl控制第三n型晶体管n3和第四n型晶体管n4导通或截止，进一步控制第一位线bl与第一节点q电连接或断开，以及控制第二位线bln与第二节点qn电连接或断开；此外，第三节点s1是第一节点q的冗余节点，第四节点s0是第二节点qn的冗余节点，如果字线wl的存储位为“1”，则第一节点q、第二节点qn、第三节点s1和第四节点s0的逻辑值分别为“1”、“0”、“1”、“0”；可以理解的是，第三n型晶体管和第四n型晶体管为传输晶体管。
48.进一步地，请继续参考图2所示，在保持操作中，字线wl的逻辑值为“0”，第三n型晶体管n3和第四n型晶体管n4截止，第一p型晶体管p1导通，将第三节点s1上拉，使得第三节点s1的逻辑值保持为“1”，第三p型晶体管p3导通，将第一节点q上拉，使得第一节点q的逻辑值为“1”；第二n型晶体管n2导通，将第四节点s0的电位下拉，使得第四节点s0的逻辑值为“0”；第六p型晶体管p6导通，将第二节点qn下拉，使得第二节点qn的逻辑值为“0”；此时，其他晶体管均截止；通过第一节点q、第二节点qn、第三节点s0和第四节点s1组成的反馈机制，使得sram单元保持当前的存储状态。
49.在读取操作中，请继续参考图2所示，第一位线bl和第二位线bln通过预充电路被充电，使其逻辑值为“1”，在发生读取操作后，字线wl从“0”到“1”，第三n型晶体管n3和第四n型晶体管n4导通，在反馈机制的帮助下，第一节点q、第二节点qn、第三节点s0和第四节点s1仍保持之前的逻辑值；在此过程中，在差分灵敏放大器识别出第一位线bl和第二位线bln之间的逻辑值差异，即完成读取操作。
50.在写数据操作中，请继续参考图2所示，第一位线bl被放电为“0”，第二位线bln被充电为“1”，字线wl由“0”被充电至“1”，第三n型晶体管n3和第四n型晶体管n4导通，数据开始写入；借助于写数据驱动电路，第一位线bl通过第三n型晶体管n3将第一节点q放电至“0”，使得第二p型晶体管p2和第四p型晶体管p4导通，且第二p型晶体管p2和第二n型晶体管n2同时导通；通过调整第二p型晶体管p2和第二n型晶体管n2的尺寸，即将第二p型晶体管p2的沟道宽度设置为第二n型晶体管n2的沟道的宽度，使第四节点s0的逻辑值变为“1”，此时，使第六p型晶体管p6截止，第二节点qn的逻辑值变为“1”，使得第三节点s1的逻辑值变为“0”，即完成数据被写入sram单元。
51.需要说明的是，改变晶体管的尺寸可以改变晶体管的沟道的宽长比。
52.在本技术的一种可选的实施例中，请参考图3所示，图3是本发明实施例提供的单粒子效应的仿真图，仿真条件为：corner：tt；temperature：25℃；vdd：0.8v，本实施例中的加固电路在占用较小面积的情况下，能够提高sram单元的抗seu能力。
53.以下在第一节点q、第二节点qn、第三节点s1和第四节点s0受到辐射后，其逻辑值改变为例来进行说明。
54.第一节点q为非敏感节点，通常情况下不会发生seu。
55.当第二节点qn发生seu，第二节点qn的逻辑值由“0”变为“1”，第一p型晶体管p1和第三p型晶体管p3截止；但是并不会影响其他晶体管和其他节点的状态，此时，可以借助第六p型晶体管p6，使得第二节点qn的逻辑值恢复为“0”。
56.当第三节点s1发生seu，第一节点q的逻辑值由“1”变为“0”，此时第二n型晶体管n2截止，第五p型晶体管p5导通，且第五p型晶体管p5和第三p型晶体管p3同时导通；通过改变第三p型晶体管p3和第五p型晶体管p5的尺寸，使得第一节点q的逻辑值保持“1”，第四节点s0由于电容效应维持在“0”不变，使得第三节点s1的逻辑值恢复为“1”。
57.当第四节点s0发生seu，第四节点s0的逻辑值由“0”变为“1”，第一n型晶体管n1导通，第六p型晶体管p6截止，第一n型晶体管n1与第一p型晶体管p1同时导通，通过设置第一p型晶体管p1的沟道的宽度大于第一n型晶体管n1的沟道的宽度，使得第三节点s1的逻辑值保持不变，第六p型晶体管截止，第二节点qn的电容效应不变，使得第二n型晶体管n2导通，将第四节点s0下拉，使得第四节点s0的逻辑值恢复“0”。
58.需要说明的是，本实施例中电路为对称电路，当第二节点的始终存储值为“0”时，可以参考上述实施例。
59.还需要说明的是，图3所示实施例中直到69mev
·
cm2/mg都没有发生单粒子翻转，但并不代表本实施例的抵抗能力只达到69mev
·
cm2/mg。
60.本发明提供的一种抗单粒子翻转的sram单元加固电路，包括：存储模块、冗余节点模块和存取模块；存储模块包括第一节点和第二节点，存储模块用于存储第一节点和第二节点的电平数据，即第一节点为高电平或低电平，第二节点为高电平或低电平，高电平的逻辑值为“1”，低电平的逻辑值为“0”；在sram单元处于稳态时，第一节点和第二节点的电平数据保持不变，在sram单元受到环境辐射时，第一节点、第二节点、第三节点或第四节点的电平数据发生变化，比如，逻辑值由“1”变为“0”或由“0”变为“1”，则会影响sram单元的稳态运行，对sram单元中的数据造成破坏；进一步，冗余节点模块包括第三节点和第四节点，第四节点的电平数据与第二节点的电平数据相同，第三节点的电平数据与第一节点的电平数据相同；存取模块能够将第一节点和第二节点的电平数据读取或写入；如此，通过以上各模块的相互配合，在sram单元占用较小面积的情况下，能够有效提高sram单元的抗单粒子翻转能力，还能实现本技术中的加固电路的抗读干扰能力。
61.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。