一种数据处理电路、方法和半导体存储器与流程

1.本公开涉及半导体电路技术领域，尤其涉及一种数据处理电路、方法和半导体存储器。


背景技术：

2.半导体存储器是数字集成电路中非常重要的组成部分，它们对于构建微处理器的应用系统发挥着至关重要的件用。近年来人们越来越多地将各种半导体存储器嵌入在处理器内部，以使处理器具有更高的集成度和更快的工作速度。然而，在相关技术中，以数据接收器(data receiver)为例，待机状态下的数据接收器的漏电流较大，这种漏电流还可能导致电路的功耗过大。


技术实现要素：

3.本公开实施例提供一种数据处理电路、方法和半导体存储器：
4.第一方面，本公开实施例提供了一种数据处理电路，包括接收模块、第一电源模块和处理模块，其中，
5.所述接收模块，用于接收数据信号，根据所述数据信号确定第一节点信号；
6.所述第一电源模块，用于接收使能信号，并在所述使能信号处于有效状态时，控制所述处理模块处于工作状态；
7.所述处理模块，用于在处于工作状态时，根据所述第一节点信号输出目标数据信号。
8.在一些实施例中，所述数据处理电路还包括锁存模块；其中，
9.所述锁存模块，用于接收第一采样信号和第二采样信号，并对所述第一采样信号和所述第二采样信号进行锁存处理，生成所述使能信号；
10.其中，所述第二采样信号比所述第一采样信号延迟预设时钟周期，所述使能信号在所述预设时钟周期内有效。
11.在一些实施例中，所述数据处理电路还包括第一采样模块和第二采样模块；其中，
12.所述第一采样模块，用于接收第一使能信号和时钟信号，并根据所述时钟信号对所述第一使能信号进行采样处理，生成所述第一采样信号；
13.所述第二采样模块，用于接收第二使能信号和所述时钟信号，并根据所述时钟信号对所述第二使能信号进行采样处理，生成第二采样信号。
14.在一些实施例中，所述第一使能信号和所述第二使能信号均为命令信号；
15.所述第一采样模块包括n个第一触发器，所述第一触发器的时钟端均用于接收所述时钟信号，第i个所述第一触发器的输出端与第i+1个所述第一触发器的输入端连接，且第一个所述第一触发器的输入端用于接收所述第一使能信号，第n个所述第一触发器的输出端用于输出所述第一采样信号；其中，i为大于0且小于n的整数，n为大于0的整数；
16.所述第二采样模块包括m个第二触发器，所述第二触发器的时钟端均用于接收所
述时钟信号，第j个所述第二触发器的输出端与第j+1个所述第二触发器的输入端连接，且第一个所述第二触发器的输入端用于接收所述第二使能信号，第m个所述第二触发器的输出端用于输出所述第二采样信号；其中，j为大于0且小于m的整数，m为大于0的整数。
17.在一些实施例中，所述第一使能信号包括命令信号，所述第二使能信号包括所述第一采样信号；
18.所述第一采样模块包括n个第一触发器，所述第一触发器的时钟端均用于接收所述时钟信号，第i个所述第一触发器的输出端与第i+1个所述第一触发器的输入端连接，且第一个所述第一触发器的输入端用于接收所述命令信号，第n个所述第一触发器的输出端用于输出所述第一采样信号；其中，i为大于0且小于n的整数，n为大于0的整数；
19.所述第二采样模块包括m个第二触发器，所述第二触发器的时钟端均用于接收所述时钟信号，第j个所述第二触发器的输出端与第j+1个所述第二触发器的输入端连接，且第一个所述第二触发器的输入端与第n个所述第一触发器的输出端连接，用于接收所述第一采样信号，第m个所述第二触发器的输出端用于输出所述第二采样信号；其中，j为大于0且小于m的整数，m为大于0的整数。
20.在一些实施例中，所述锁存模块包括锁存器，所述锁存器的第一输入端与第n个所述第一触发器的输出端连接，用于接收所述第一采样信号；所述锁存器的第二输入端与第m个所述第二触发器的输出端连接，用于接收所述第二采样信号；所述锁存器的输出端用于输出所述使能信号。
21.在一些实施例中，所述第一电源模块包括第一开关单元，所述第一开关单元的控制端用于接收所述使能信号，所述第一开关单元的第一端与所述处理模块连接，所述第一开关单元的第二端与电源端连接；
22.所述第一电源模块，用于在所述使能信号处于有效状态时，控制所述第一开关单元处于导通状态，使得所述处理模块处于所述工作状态；以及，在所述使能信号处于非有效状态时，控制所述第一开关单元处于断开状态，使得所述处理模块处于非工作状态。
23.在一些实施例中，所述接收模块包括第二电源模块、第一控制模块和第二控制模块；其中，
24.所述第二电源模块，用于接收时钟信号，并根据所述时钟信号控制所述电源端与所述第一控制模块和所述第二控制模块的连接状态；
25.所述第一控制模块，用于接收第一数据信号，根据所述电源端与所述第一控制模块的连接状态对所述第一数据信号进行控制，生成第一子节点信号；
26.所述第二控制模块，用于接收第二数据信号，根据所述电源端与所述第二控制模块的连接状态对所述第二数据信号进行控制，生成第二子节点信号。
27.在一些实施例中，所述第二电源模块包括第二开关单元，所述第二开关单元的控制端用于接收所述时钟信号，所述第二开关单元的第一端分别与所述第一控制模块和所述第二控制模块连接，所述第二开关单元的第二端与所述电源端连接；其中，
28.所述第二电源模块，用于在所述时钟信号处于第一电平状态时，控制所述第二开关单元处于导通状态，使得所述电源端与所述第一控制模块以及所述电源端与所述第二控制模块均处于连接状态；以及，在所述时钟信号处于第二电平状态时，控制所述第二开关单元处于断开状态，使得所述电源端与所述第一控制模块以及所述电源端与所述第二控制模
块均处于非连接状态。
29.在一些实施例中，所述第一控制模块包括第三开关单元和第四开关单元，所述第二控制模块包括第五开关单元和第六开关单元；其中，
30.所述第三开关单元的控制端用于接收所述第一数据信号，所述第三开关单元的第二端与所述第二开关单元的第一端连接，所述第四开关单元的控制端用于接收所述时钟信号，所述第四开关单元的第二端接地；所述第三开关单元的第一端与所述第四开关单元的第一端连接，用于输出所述第一子节点信号；
31.所述第五开关单元的控制端用于接收所述第二数据信号，所述第五开关单元的第二端与所述第二开关单元的第一端连接，所述第六开关单元的控制端用于接收所述时钟信号，所述第六开关单元的第二端接地；所述第五开关单元的第一端与所述第六开关单元的第一端连接，用于输出所述第二子节点信号。
32.在一些实施例中，所述第一控制模块，用于在所述时钟信号处于第一电平状态时，控制所述第四开关单元处于断开状态，以及在所述时钟信号处于第二电平状态时，控制所述第四开关单元处于导通状态；
33.所述第二控制模块，用于在所述时钟信号处于第一电平状态时，控制所述第六开关单元处于断开状态，以及在所述时钟信号处于第二电平状态时，控制所述第六开关单元处于导通状态。
34.在一些实施例中，所述处理模块包括差分模块和交叉耦合模块，其中；
35.所述差分模块，用于接收所述第一子节点信号和所述第二子节点信号，并对所述第一子节点信号和所述第二子节点信号进行差分处理，生成第三子节点信号和第四子节点信号；
36.所述交叉耦合模块，用于对第三子节点信号和第四子节点信号进行放大处理，生成第一输出信号和第二输出信号；其中，所述目标数据信号是由所述第一输出信号和所述第二输出信号组成。
37.在一些实施例中，所述差分模块包括第七开关单元和第八开关单元；其中，
38.所述第七开关单元的控制端与所述第三开关单元的第一端和所述第四开关单元的第一端连接，用于接收所述第一子节点信号，所述第七开关单元的第一端与所述交叉耦合模块连接，用于输出所述第三子节点信号，所述第七开关单元的第二端接地；
39.所述第八开关单元的控制端与所述第五开关单元的第一端和所述第六开关单元的第一端连接，用于接收所述第二子节点信号，所述第八开关单元的第一端与所述交叉耦合模块连接，用于输出所述第四子节点信号，所述第八开关单元的第二端接地。
40.在一些实施例中，所述交叉耦合模块包括第一pmos管、第二pmos管、第一nmos管和第二nmos管；其中，
41.所述第一pmos管的源极和所述第二pmos管的源极连接，并与所述第一开关单元的第一端连接；
42.所述第一pmos管的漏极和所述第一nmos管的漏极连接，用于输出所述第一输出信号；
43.所述第二pmos管的漏极和所述第二nmos管的漏极连接，用于输出所述第二输出信号；
44.所述第一pmos管的栅极和所述第一nmos管的栅极连接，用于接收所述第二输出信号；
45.所述第二pmos管的栅极和所述第二nmos管的栅极连接，用于接收所述第一输出信号；
46.所述第一nmos管的源极与所述第七开关单元的第一端连接，用于接收所述第三子节点信号；
47.所述第二nmos管的源极与所述第八开关单元的第一端连接，用于接收所述第四子节点信号。
48.在一些实施例中，在所述使能信号处于有效状态，所述时钟信号处于第一电平状态的情况下：
49.若所述第一数据信号的电平状态大于所述第二数据信号的电平状态，则所述第一输出信号为第一值，所述第二输出信号为第二值；
50.若所述第一数据信号的电平状态小于所述第二数据信号的电平状态，则所述第一输出信号为第二值，所述第二输出信号为第一值。
51.在一些实施例中，所述数据处理电路还包括预充电模块；其中，
52.所述预充电模块，用于对所述处理模块输出的初始数据信号进行预充电；
53.所述处理模块，还用于在处于工作状态时，根据所述第一节点信号和所述初始数据信号进行信号放大，输出所述目标数据信号。
54.在一些实施例中，所述数据处理电路还包括补偿模块；其中，
55.所述补偿模块，用于接收补偿信号，根据所述补偿信号确定目标补偿信号，其中，所述目标补偿信号用于减小所述处理模块的电流失配；
56.所述处理模块，具体用于在处于工作状态时，根据所述目标补偿信号和所述第一节点信号输出所述目标数据信号。
57.第二方面，本公开实施例提供了一种数据处理方法，应用于数据处理电路，该数据处理电路包括接收模块、第一电源模块和处理模块，该方法包括：
58.通过所述接收模块接收数据信号，并根据所述数据信号确定第一节点信号；
59.通过所述第一电源模块接收使能信号，并在所述使能信号处于有效状态时，控制所述处理模块处于工作状态；
60.通过所述处理模块在处于工作状态时，根据所述第一节点信号输出目标数据信号。
61.第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面中任一项所述的数据处理电路。
62.本公开实施例提供一种数据处理电路、方法和半导体存储器，该数据处理电路包括接收模块、第一电源模块和处理模块，其中，接收模块，用于接收数据信号，根据数据信号确定第一节点信号；第一电源模块，用于接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作状态；处理模块，用于在处于工作状态时，根据第一节点信号输出目标数据信号。这样，第一电源模块通过使能信号来控制处理模块的工作状态，使得处理模块只有在使能信号处于有效状态时才处于工作状态，而使能信号处于非有效状态即进入待机模式时，处理模块处于不工作状态，从而有效减少该数据处理电路在待机模式下的漏电流，节
省功耗。
附图说明
63.图1为本公开实施例提供的一种数据处理电路的组成结构示意图一；
64.图2为本公开实施例提供的一种数据处理电路的组成结构示意图二；
65.图3为本公开实施例提供的一种sr锁存器的组成结构示意图；
66.图4为本公开实施例提供的一种信号时序示意图一；
67.图5为本公开实施例提供的一种数据处理电路的部分结构示意图一；
68.图6为本公开实施例提供的一种数据处理电路的部分结构示意图二；
69.图7为本公开实施例提供的一种数据处理电路的具体结构示意图一；
70.图8为本公开实施例提供的一种信号时序示意图二；
71.图9为本公开实施例提供的一种数据处理电路的具体结构示意图二；
72.图10为本公开实施例提供的一种数据处理方法的流程示意图；
73.图11为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
74.下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
75.除非另有定义，本文所使用中所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
76.在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
77.需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
78.在数据接收器(data receiver)等数据处理电路中，待机模式下的数据处理电路的漏电流很大，尤其是为了速度而使用低阈值电压器件的时候，这种漏电尤其明显，会导致电路功耗过大，并可能损坏电路。因此，如何有效降低存储器的功耗，成为了设计存储器的关键。
79.本公开实施例提供了一种数据处理电路，包括接收模块、第一电源模块和处理模块，其中，接收模块，用于接收数据信号，根据数据信号确定第一节点信号；第一电源模块，用于接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作状态；处理模块，用于在处于工作状态时，根据第一节点信号输出目标数据信号。这样，第一电源模块通过使能信号来控制处理模块的工作状态，使得处理模块只有在使能信号处于有效状态时才处于工作状态，而使能信号处于非有效状态即进入待机模式时，处理模块处于不工作状态，
从而有效减少该数据处理电路在待机模式下的漏电流，节省功耗。
80.下面将结合附图对本公开各实施例进行详细说明。
81.本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种数据处理电路10的组成结构示意图一。如图1所示，该数据处理电路10可以包括接收模块11、第一电源模块12和处理模块13，其中，
82.接收模块11，用于接收数据信号，根据数据信号确定第一节点信号；
83.第一电源模块12，用于接收使能信号，以及在使能信号处于有效状态时，控制处理模块13处于工作状态；
84.处理模块13，用于在处于工作状态时，根据第一节点信号输出目标数据信号。
85.需要说明的是，本公开实施例提供的数据处理电路10可以用作存储器中的读出电路、放大电路、比较器、数据接收器或者判决反馈均衡器(decision feedback equalizer，dfe)电路的一部分等，能够实现数据读出、数据放大或者数据比较等功能。
86.还需要说明的是，接收模块11主要用于接收数据信号，数据信号表示由数据处理电路10进行处理的信号。在本公开实施例中，将接收模块11和处理模块13的连接处标记为第一节点，那么接收模块11根据数据信号能够确定出第一节点处的第一节点信号。
87.第一电源模块12主要用于实现对处理模块13的状态控制，基于使能信号控制处理模块13处于工作状态或者处于非工作状态。具体地，第一电源模块12首先接收使能信号，在使能信号为有效状态时，控制处理模块13处于工作状态，这时候，处理模块13会根据第一节点信号输出目标数据信号；而在使能信号为非有效状态时，第一电源模块12则控制处理模块13处于非工作状态，这时候处理模块13不工作，不会产生漏电流。
88.这样，通过第一电源模块12对处理模块13进行状态控制，仅在使能信号处于有效状态时，处理模块13才处于工作状态，从而能够减少处理模块13产生的漏电流，节省数据处理电路10在待机状态下的功耗。
89.对于使能信号的生成，参见图2，其示出了本公开实施例提供的一种数据处理电路10的组成结构示意图二。如图2所示，在一些实施例中，数据处理电路10还可以包括锁存模块14；其中，
90.锁存模块14，用于接收第一采样信号和第二采样信号，并对第一采样信号和第二采样信号进行锁存处理，生成使能信号；
91.其中，第二采样信号比第一采样信号延迟预设时钟周期，使能信号在预设时钟周期内有效。
92.需要说明的是，锁存模块14与第一电源模块12连接，用于为第一电源模块12提供使能信号。具体地，锁存模块14接收第一采样信号和第二采样信号，进行锁存处理后生成使能信号，并将使能信号发送至第一电源模块12。这里，第二采样信号比第一采样信号延迟预设时钟周期，在预设时钟周期内，使能信号为有效状态。
93.还需要说明的是，在本公开实施例中，锁存模块14具体可以由置位-复位(set-reset，sr)锁存器来实现，sr锁存器是一种双稳态触发器，如果没有外加触发信号作用，它将保持原有状态不变，在外加触发信号作用下，输出状态才可能发生变化，即sr锁存器的输出状态直接受输入信号的控制。
94.示例性地，参见图3，其示出了本公开实施例提供的一种sr锁存器的组成结构示意
图。如图3所示，sr锁存器由两个或非门(nor gate，nor)组成，其中，第一或非门nor_1的两个输入端分别接收第一采样信号和第二或非门nor_2的输出信号q’，第一或非门nor_1的输出信号为q；第二或非门nor_2的两个输入端分别接收第二采样信号和第一或非门nor_1的输出信号q。在本公开实施例中，使能信号可以为第一或非门nor_1的输出信号q，或者也可以为第二或非门nor_2的输出信号q’，具体结合实际电路结构确定。
95.示例性地，参见图4，其示出了本公开实施例提供的一种信号时序示意图。如图4所示，第二采样信号比第一采样信号延迟预设时钟周期t，使能信号可以为q或者q’。如果使能信号为高电平有效的信号，则将q确定为使能信号，这时候，将第一或非门nor_1的输出端与第一电源模块12连接；如果使能信号为低电平有效的信号，则将q’确定为使能信号，这时候，将第二或非门nor_2的输出端与第一电源模块12连接。
96.这样，由于使能信号仅在预设时钟周期内有效，即在预设时钟周期内，处理模块13处于工作状态，而在预设时钟周期之外，处理模块13处于非工作状态，从而减少漏电流产生。
97.进一步地，如图2所示，在一些实施例中，数据处理电路10还可以包括第一采样模块15和第二采样模块16；其中，
98.第一采样模块15，用于接收第一使能信号和时钟信号，并根据时钟信号对第一使能信号进行采样处理，生成第一采样信号；
99.第二采样模块16，用于接收第二使能信号和时钟信号，并根据时钟信号对第二使能信号进行采样处理，生成第二采样信号。
100.需要说明的是，第一采样信号可以由第一采样模块15对第一使能信号进行采样得到，第二采样信号可以由第二采样模块16对第二使能信号进行采样得到。其中，第一采样模块15和第二采样模块16均可以由若干个触发器组成。
101.还需要说明的是，使能信号可以是基于命令信号生成的，命令信号是与数据处理电路10执行的操作相关的信号，例如，数据处理电路10用作存储器中的数据接收电路的一部分时，命令信号可以为读信号。
102.示例性地，第一使能信号和第二使能信号可以均为命令信号，在第一采样模块15和第二采样模块16中，命令信号分别经过不同数量的触发器进行不同程度的采样和延时，得到第一采样信号和第二采样信号。
103.参见图5，其示出了本公开实施例提供的一种数据处理电路10的部分电路结构示意图。如图5所示，在一种具体的实施例中，第一采样模块15包括n个第一触发器151，第一触发器151的时钟端均用于接收时钟信号，第i个第一触发器151的输出端与第i+1个第一触发器151的输入端连接，且第一个第一触发器151的输入端用于接收第一使能信号，第n个第一触发器151的输出端用于输出第一采样信号；其中，i为大于0且小于n的整数，n为大于0的整数；
104.第二采样模块16包括m个第二触发器161，第二触发器161的时钟端均用于接收时钟信号，第j个第二触发器161的输出端与第j+1个第二触发器161的输入端连接，且第一个第二触发器161的输入端用于接收第二使能信号，第m个第二触发器161的输出端用于输出第二采样信号；其中，j为大于0且小于m的整数，m为大于0的整数。
105.需要说明的是，如图5所示，第一采样模块15和第二采样模块16均可以包括若干个
触发器，为了便于区分，将第一采样模块15中包含的触发器记为第一触发器151，将第二采样模块16中包含的触发器记为第二触发器161，其中，第一触发器151和第二触发器161可以为相同类型的触发器。例如，第一触发器151和第二触发器161可以均为数据触发器(data flip-flop触发器，d触发器，或称cmos触发器)。
106.如图5所示，每个第一触发器151和第二触发器161均包括输入端(图5中d所示)、输出端(图5中q所示)以及时钟端(图5中所示)；其中，第一触发器151和第二触发器161的时钟端均用于接收时钟信号。在第一采样模块15中，n个第一触发器151串接在一起，第一个第一触发器151的输入端用于接收第一使能信号，第n个第一触发器151的输出端用于输出第一采样信号，第二个至第n个第一触发器151的输入端与均与前一个第一触发器151的输出端连接。这样，每个第一触发器151均基于时钟信号对其输入端所接收到的信号进行采样处理，将信号进行延时和锁存，直至第n个第一触发器151输出第一采样信号。
107.在第二采样模块16中，m个第二触发器161串接在一起，第一个第二触发器161的输入端用于接收第二使能信号，第m个第二触发器161的输出端用于输出第二采样信号，第二个至第m个第二触发器161的输入端均与前一个第二触发器161的输出端连接。其中，n和m可以相同或者不同。这样，每个第二触发器161均基于时钟信号对其输入端所接收到的信号进行采样处理，将信号进行延时和锁存，直至第m个第二触发器161输出第二采样信号。
108.其中，如前述，第一使能信号和第二使能信号可以均为命令信号，第一触发器151和第二触发器161的数量可以结合预设时钟周期进行设定，从而使得第二采样信号比第一采样信号延迟预设时钟周期。
109.进一步地，在一些实施例中，第一使能信号包括命令信号，第二使能信号包括第一采样信号，这时候，参见图6，其示出了本公开实施例提供的一种数据处理电路10的部分电路结构示意图二，如图6所示，第一采样模块15包括n个第一触发器151，第一触发器151的时钟端均用于接收时钟信号，第i个第一触发器151的输出端与第i+1个第一触发器151的输入端连接，且第一个第一触发器151的输入端用于接收命令信号，第n个第一触发器151的输出端用于输出第一采样信号；其中，i为大于0且小于n的整数，n为大于0的整数；
110.第二采样模块16包括m个第二触发器161，第二触发器161的时钟端均用于接收时钟信号，第j个第二触发器161的输出端与第j+1个第二触发器161的输入端连接，且第一个第二触发器161的输入端与第n个第一触发器161的输出端连接，用于接收第一采样信号，第m个第二触发器161的输出端用于输出第二采样信号；其中，j为大于0且小于m的整数，m为大于0的整数。
111.需要说明的是，如图6所示，与图5的不同之处在于，图6中的第n个第一触发器151的输出端不仅与锁存模块14连接，还与第一个第二触发器161的输入端连接。即在本公开实施例中，第一采样模块15和第二采样模块16可以串接在一起。这时候，第一使能信号可以为命令信号，第二使能信号可以为第一采样信号，也就是说，第二采样信号可以是对第一采样信号进行采样并延时得到的。
112.另外，如图5或者图6所示，锁存模块14可以包括锁存器，锁存器的第一输入端与第n个第一触发器151的输出端连接，用于接收第一采样信号；锁存器的第二输入端与第m个第二触发器161的输出端连接，用于接收第二采样信号；锁存器的输出端用于输出使能信号。
113.需要说明的是，在图5或者图6中，在锁存模块14中，锁存器的第一输入端即第一或
非门nor_1的一个输入端，与第n个第一触发器151的输出端连接，用于接收第一采样信号；锁存器的第二输入端即第二或非门nor_2的一个输入端，与第m个第二触发器161的输出端连接，用于接收第二采样信号；锁存器的输出端用于输出使能信号q或者q’。
114.进一步地，对于第一电源模块12而言，参见图7，其示出了本公开实施例提供的一种数据处理电路10的具体结构示意图一。如图7所示，在一些实施例中，第一电源模块12包括第一开关单元p1，第一开关单元p1的控制端用于接收使能信号，第一开关单元p1的第一端与处理模块13连接，第一开关单元p1的第二端与电源端连接；
115.第一电源模块12，用于在使能信号处于有效状态时，控制第一开关单元p1处于导通状态，使得处理模块13处于工作状态；以及，在使能信号处于非有效状态时，控制第一开关单元p1处于断开状态，使得处理模块13处于非工作状态。
116.需要说明的是，如图7所示，第一电源模块12对处理模块13的状态控制可以通过第一开关单元p1实现。其中，第一开关单元p1可以为二极管、三极管、p沟道金属氧化物半导体场效应管(p-type channel metal oxide semiconductor，pmos管)或者n沟道金属氧化物半导体场效应管(n-type channel metal oxide semiconductor，nmos管)等具备开关控制功能的器件。这里，以第一开关单元p1为pmos管为例，对本公开实施例的具体实现进行详细描述。
117.其中，第一开关单元p1的控制端为栅极，第一开关单元p1的第一端可以为漏极，第一开关单元p1的第二端可以为源极。由于pmos管具有低电平导通、高电平断开的特性，因此对于第一开关单元p1而言，使能信号的有效状态为低电平状态，即在这种情况下，使能信号为图4中的q’。这样，当使能信号处于低电平状态时，第一开关单元p1导通，处理模块13处于工作状态；当使能信号处于高电平状态时，第一开关单元p1断开，处理模块13处于非工作状态。从而使处理模块13仅在使能信号有效期间进行工作，避免处理模块13在非工作期间产生漏电流，节省了电路的功耗。
118.进一步地，对于接收模块11而言，参见图7，在一些实施例中，接收模块11包括第二电源模块111、第一控制模块112和第二控制模块113；其中，
119.第二电源模块111，用于接收时钟信号，并根据时钟信号控制电源端与第一控制模块112和第二控制模块113的连接状态；
120.第一控制模块112，用于接收第一数据信号，根据电源端与第一控制模块112的连接状态对第一数据信号进行控制，生成第一子节点信号；
121.第二控制模块113，用于接收第二数据信号，根据电源端与第二控制模块113的连接状态对第二数据信号进行控制，生成第二子节点信号。
122.需要说明的是，接收模块11不仅接收数据信号，还接收时钟信号，时钟信号用于实现对第一节点的充电状态和放电状态的控制。如图7所示，第二电源模块111根据接收到的时钟信号同时控制电源端与第一控制模块112的连接状态、以及电源端与第二控制模块113的连接状态。这里，连接状态可以包括将第一控制模块112和第二控制模块113连接至电源端或者将第一控制模块112和第二控制模块113与电源端断开连接。
123.还需要说明的是，在本公开实施例中，数据信号可以包括第一数据信号和第二数据信号。第一控制模块112接收第一数据信号，第二控制模块113接收第二数据信号。由于第一控制模块112和第二控制模块113均与处理模块13连接，因此第一节点具体包括两个节
点，将第一控制模块112和处理模块13的连接处记为第一子节点stg1n，将第二控制模块113和处理模块13的连接处记为第二子节点stg1p。
124.第一控制模块112根据第一数据信号、以及第一控制模块112和电源端的连接状态，在第一子节点stg1n处生成第一子节点信号；同理，第二控制模块113根据第二数据信号、以及第二控制模块113和电源端的连接状态，在第二子节点stg1p处生成第二子节点信号。
125.进一步地，对于电源端与第一控制模块112和第二控制模块113的连接状态的控制，如图7所示，在一些实施例中，第二电源模块111包括第二开关单元p2，第二开关单元p2的控制端用于接收时钟信号，第二开关单元p2的第一端分别与第一控制模块112和第二控制模块113连接，第二开关单元p2的第二端与电源端连接；其中，
126.第二电源模块111，用于在时钟信号处于第一电平状态时，控制第二开关单元p2处于导通状态，使得电源端与第一控制模块112以及电源端与第二控制模块113均处于连接状态；以及，在时钟信号处于第二电平状态时，控制第二开关单元p2处于断开状态，使得电源端与第一控制模块112以及电源端与第二控制模块113均处于非连接状态。
127.需要说明的是，第二电源模块111可以通过第二开关单元p2实现。其中，第二开关单元p2可以为二极管、三极管或者场效应管等具备开关控制功能的器件。这里，以第二开关单元p2为pmos管为例，对本公开实施例的具体实现进行详细描述。
128.还需要说明的是，第二开关单元p2的控制端即栅极，用于接收时钟信号，对应于时钟信号的不同电平状态，第二开关单元p2可以导通或者断开，第二开关单元p2的第二端可以为源极，与电源端连接，第二开关单元p2的第一端可以为漏极，分别与第一控制模块112和第二控制模块113连接；当时钟信号处于第一电平状态时，第二开关单元p2导通，从而能够将第一控制模块112和第二控制模块113均连接到电源端；由于第二开关单元p2为pmos管，因此第一电平状态表示低电平状态。当时钟信号处于第二电平状态时，第二开关单元p2关断，第一控制模块112和第二控制模块113均未连接到电源端；由于第二开关单元p2为pmos管，因此第二电平状态表示高电平状态。
129.进一步地，对于第一控制模块112和第二控制模块113而言，参见图7，在一些实施例中，第一控制模块112包括第三开关单元p3和第四开关单元n4，第二控制模块113包括第五开关单元p5和第六开关单元n6；其中，
130.第三开关单元p3的控制端用于接收第一数据信号，第三开关单元p3的第二端与第二开关单元p2的第一端连接，第四开关单元n4的控制端用于接收时钟信号，第四开关单元n4的第二端接地；第三开关单元p3的第一端与第四开关单元n4的第一端连接，用于输出第一子节点信号；
131.第五开关单元p5的控制端用于接收第二数据信号，第五开关单元p5的第二端与第二开关单元p2的第一端连接，第六开关单元n6的控制端用于接收时钟信号，第六开关单元n6的第二端接地；第五开关单元p5的第一端与第六开关单元n6的第一端连接，用于输出第二子节点信号。
132.需要说明的是，以第三开关单元p3和第五开关单元p5为pmos管、第四开关单元n4和第六开关单元n6为nmos管为例，在第一控制模块112和第二控制模块113中，第三开关单元p3、第四开关单元n4、第五开关单元n5和第六开关单元n6的控制端均表示栅极，第一端均
表示漏极，第二端均表示源极。
133.在第一控制模块112中，第三开关单元p3的栅极接收第一数据信号，第四开关单元n4的栅极接收时钟信号，第三开关单元p3的第一端和第四开关单元n4的第一端连接于第一子节点stg1n，并在第一子节点stg1n处输出第一子节点信号。
134.在第二控制模块113中，第五开关单元p5的栅极接收第二数据信号，第六开关单元n6的栅极接收时钟信号，第五开关单元p5的第一端和第六开关单元n6的第一端连接于第二子节点stg1p，并在第二子节点stg1p处输出第二子节点信号。
135.进一步地，在一些实施例中，第一控制模块112，用于在时钟信号处于第一电平状态时，控制第四开关单元n4处于断开状态，以及在时钟信号处于第二电平状态时，控制第四开关单元n4处于导通状态；
136.第二控制模块113，用于在时钟信号处于第一电平状态时，控制第六开关单元n6处于断开状态，以及在时钟信号处于第二电平状态时，控制第六开关单元n6处于导通状态。
137.需要说明的是，第四开关单元n4和第六开关单元n6可以均为nmos管，这时候，第一电平状态表示低电平状态，第二电平状态表示高电平状态；即在时钟信号为第一电平状态时，第四开关单元n4和第六开关单元n6的栅极接收低电平的时钟信号，处于断开状态，在时钟信号信号为第二电平状态时，第四开关单元n4和第六开关单元n6的栅极接收高电平的时钟信号，处于导通状态。
138.还需要说明的是，在接收模块11中，如果时钟信号处于低电平状态，则第二开关单元p2处于导通状态，这时候第二开关单元p2的第一端被钳位至电源电压(相当于高电平状态)，第一控制模块112与电源端处于连接状态，第二控制模块113与电源端也处于连接状态，即：第三开关单元p3的第一端和第五开关单元p5的第一端通过第二开关单元p2与电源端连接，均被拉高至电源电压。同时，第四开关单元n4和第六开关单元n6均处于断开状态。
139.在时钟信号处于低电平状态的情况下，对于第一控制模块112而言，如果第一数据信号为处于高电平状态的数据信号，则第三开关单元p3不导通(或者说导通程度很低)，由于第三开关单元p3和第四开关单元n4均未导通，则第一子节点信号既不为电源电压(高电平状态)也不为接地电压(低电平状态)；如果第一数据信号为处于低电平状态的数据信号，则第三开关单元p3导通，第三开关单元p3的的第一端被钳位至电源电压，从而第一子节点信号为高电平状态。对于第二控制模块113而言，如果第二数据信号为处于高电平的数据信号，则第五开关单元p5不导通(或者说导通程度很低)，由于第五开关单元p5和第六开关单元n6均未导通，则第二子节点信号既不为电源电压(高电平状态)也不为接地电压(低电平状态)；如果第二数据信号为处于低电平状态的数据信号，则第五开关单元p5导通，第五开关单元p5的第一端被钳位至电源电压，从而第二子节点信号为高电平状态。这时候，第一子节点stg1n和/或第二子节点stg1p处于充电状态，即充电至节点电平逐渐为电源电压。
140.在时钟信号处于高电平状态的情况下，由于第二开关单元p2处于断开状态，第一控制模块112和第二控制模块113均与电源端处于非连接状态，这时候不管第一数据信号和第二数据信号为哪种电平状态，第三开关单元p3和第五开关单元p5均未导通，因此，第一子节点信号和第二子节点信号均不为高电平状态。同时，第四开关单元n4和第六开关单元n6均处于导通状态，由于第四开关单元n4和第六开关单元n6的第二端均接地，则第四开关单元n4和第六开关单元n6的第一端均被钳位至接地电压(相当于低电平状态)，第一子节点信
号和第二子节点信号均处于低电平状态。这时候，第一子节点stg1n和第二子节点stg1p均处于放电状态，即放电至节点电平逐渐为接地电压。
141.还需要说明的是，在实际应用中，第一数据信号和第二数据信号通常为一对差分信号，两者一般不会同时为高电平状态或者同时为低电平状态，而是处于相对高低的电平状态。第一控制模块112根据第一数据信号得到第一子节点信号，第二控制模块113根据第二数据信号得到第二子节点信号，第一子节点信号和第二子节点信号也可以看作一对差分信号。
142.对于处理模块13而言，参见图7，在一些实施例中，处理模块13包括差分模块131和交叉耦合模块132，其中；
143.差分模块131，用于接收第一子节点信号和第二子节点信号，并对第一子节点信号和第二子节点信号进行差分处理，生成第三子节点信号和第四子节点信号；
144.交叉耦合模块132，用于对第三子节点信号和第四子节点信号进行放大处理，生成第一输出信号和第二输出信号；其中，目标数据信号是由第一输出信号和第二输出信号组成。
145.需要说明的是，在使能信号处于有效状态时，处理模块13处于工作状态。处理模块13包括差分模块131和交叉耦合模块132两部分。其中，差分模块131分别接收第一子节点信号和第二子节点信号，经差分模块131处理后，得到第三子节点信号和第四子节点信号发送给交叉耦合模块132。由交叉耦合模块132对第三子节点信号和第四子节点信号进行放大处理，生成目标数据信号，目标数据信号具体包括第一输出信号和第二输出信号。
146.在本公开实施例中，如图7所示，差分模块131还用于将交叉耦合模块132产生的漏电流il1和il2进行泄放。
147.进一步地，对于差分模块131而言，参见图7，在一些实施例中，差分模块131包括第七开关单元n7和第八开关单元n8；其中，
148.第七开关单元n7的控制端与第三开关单元p3的第一端和第四开关单元n4的第一端连接，用于接收第一子节点信号，第七开关单元n7的第一端与交叉耦合模块132连接，用于输出第三子节点信号，第七开关单元n7的第二端接地；
149.第八开关单元n8的控制端与第五开关单元p5的第一端和第六开关单元n6的第一端连接，用于接收第二子节点信号，第八开关单元n8的第一端与交叉耦合模块132连接，用于输出第四子节点信号，第八开关单元n8的第二端接地。
150.需要说明的是，以第七开关单元n7和第八开关单元n8均为nmos管为例，第七开关单元n7和第八开关单元n8的控制端均为栅极，第七开关单元n7和第八开关单元n8的第一端可以均为漏极，第七开关单元n7和第八开关单元n8的第二端可以均为源极。
151.其中，第七开关单元n7的栅极、第三开关单元p3的第一端以及第四开关单元n4的第一端连接于第一子节点stg1n，第七开关单元n7的第一端和交叉耦合模块132连接于第三子节点stg2n；第八开关单元n8的栅极、第五开关单元p5的第一端以及第六开关单元n6的第一端连接于第二子节点stg1p，第八开关单元n8和交叉耦合模块132连接于第四子节点stg2p。
152.还需要说明的是，第七开关单元n7的栅极接收第一子节点信号，第八开关单元n8的栅极接收第二子节点信号。第一子节点信号和第三子节点信号可以看作一对差分信号，
nmos管在栅极接收到高电平信号时导通，由于第七开关单元n7和第八开关单元n8的第二端均接地，则在第七开关单元n7导通时，能够将第七开关单元n7的第一端的电平拉低至接地电压，同理，在第八开关单元n8导通时，能够将第八开关单元n8的第一端的电平拉低至接地电压。这时候，对于第七开关单元n7和第八开关单元n8，栅极信号的电平状态更高的开关单元能够更快地将其第一端拉至接地电压，并将第一端对应的第三子节点信号和第四子节点信号发送至交叉耦合模块132，同时，第七开关单元n7和第八开关单元n8将交叉耦合模块132产生的漏电流il1和il2泄放到地。
153.进一步地，对于交叉耦合模块132而言，参见图7，在一些实施例中，交叉耦合模块132包括第一pmos管p01、第二pmos管p02、第一nmos管n01和第二nmos管n02；其中，
154.第一pmos管p01的源极和第二pmos管p02的源极连接，并与第一开关单元p1的第一端连接；
155.第一pmos管p01的漏极和第一nmos管n01的漏极连接，用于输出第一输出信号；
156.第二pmos管p02的漏极和第二nmos管n02的漏极连接，用于输出第二输出信号；
157.第一pmos管p01的栅极和第一nmos管n01的栅极连接，用于接收第二输出信号；
158.第二pmos管p02的栅极和第二nmos管n02的栅极连接，用于接收第一输出信号；
159.第一nmos管n01的源极与第七开关单元n7的第一端连接，用于接收第三子节点信号；
160.第二nmos管n02的源极与第八开关单元n8的第一端连接，用于接收第四子节点信号。
161.需要说明的是，交叉耦合模块132由一对nmos管和一对pmos管组成。这里，第一nmos管n01、第二nmos管n02、第一pmos管p01和第二pmos管p02的第一端均表示源极，第一nmos管n01、第二nmos管n02、第一pmos管p01和第二pmos管p02的第二端均表示漏极。
162.还需要说明的是，在一些实施例中，数据处理电路10还可以包括预充电模块；其中，
163.预充电模块，用于对处理模块13输出的初始数据信号进行预充电；
164.处理模块13，还用于在处于工作状态时，根据第一节点信号和初始数据信号进行信号放大，输出目标数据信号。
165.需要说明的是，处理模块13用于将信号之间的微小差异进行放大，最终输出一对反相的输出信号，这一对反相的输出信号也就是目标数据信号。在对信号进行放大之前，还需要对处理模块13的输出信号(这时候还没有对数据信号进行处理，将这个时候处理模块13的输出信号称作初始数据信号)进行预充电；这时候可以通过预充电模块(图中未示出)进行，将处理模块13的输出端的初始数据信号预充电至预设电压值，例如预充电至vdd/2。
166.还需要说明的是，初始数据信号包括第一初始数据信号和第二初始数据信号。进行预充电之后，第二pmos管p02和第二nmos管n02的栅极信号均为第一初始数据信号，第一pmos管p01和第一nmos管m01的栅极信号均为第二初始数据信号。第一初始数据信号和第二初始数据信号的电压可以均为vdd/2(vdd表示电源电压)。第一pmos管p01和第二pmos管p02的源极相连，且与第一开关单元p1的漏极连接，即第一pmos管p01和第二pmos管p02的源极均连接至电源端。第一nmos管n01的源极与第七开关单元n7的第一端连接于第三子节点stg2n，第二nmos管n02的源极与第八开关单元n8的第一端连接于第四子节点stg2p。在处理
模块13处于工作状态时，第七开关单元n7的栅极接收由第一数据信号控制生成的第一子节点信号，第八开关单元n8的栅极接收由第二数据信号控制生成的第二子节点信号，由于第一子节点信号和第二子节点信号为一对差分信号，两者之间存在电位差，从而第七开关单元n7和第八开关单元n8的导通速度不同。
167.示例性地，由于已经进行了预充电，第一nmos管n01、第二nmos管n02、第一pmos管p01和第二pmos管p02的栅极信号均为vdd/2，那么四个晶体管均处于很低的导通状态，如果第一数据信号的电平状态低于第二数据信号的电平状态，则第一子节点信号的电平状态高于第二子节点信号的电平状态，则第七开关单元n7相较于第八开关单元n8会更快导通，从而更快地将第三子节点信号拉低到低电平状态，直至达到接地电压，从而第一nmos管no1的漏极更快地拉低，直至达到接地电压。第二pmos管p02的栅极信号就是第一nmos管no1漏极信号，即第二pmos管的栅极信号更接近于接地电压，相较于预充电之后的vdd/2，能够使得第二pmos管p02的导通程度增大，同时第二pmos管p02的源极与电源端保持连接，则第二pmos管p02的漏极也会更大程度地接近电源电压；第二pmos管p02的漏极信号就是第一nmos管n01的栅极信号，即第一nmos管n01的栅极信号更接近于电源电压，相较于预充电之后的vdd/2，能够使得第一nmos管n01的导通程度增大，使得第一nmos管n01的漏极更大程度地接近接地电压。这样，经过交叉耦合模块132的耦合放大，最终能够使得在输出稳定的低电平的第一输出信号，和稳定的高电平的第二输出信号。实现了对差分信号的放大输出。
168.还需要说明的是，当数据处理电路10用作数据读出电路时，第一数据信号可以表示被读出的信号，第二数据信号可以表示参考信号，而且参考信号的电平状态可以始终为vdd/2。如果第一数据信号为低电平状态，即第一数据信号的电平状态低于第二数据信号，则第一子节点信号高于第二子节点信号，最终第一输出信号为低电平状态，第二数据信号则为高电平状态；如果第一数据信号为高电平状态，即第一数据信号的电平状态高于第二数据信号，则第一子节点信号低于第二子节点信号，最终第一输出信号为高电平状态，第二数据信号则为低电平状态。从而实现了将差分信号之间的差异进一步放大输出，即使得“相对高的电平状态输出为高电平，相对低的电平状态输出为低电平”。
169.示例性地，参见图8，其示出了本公开实施例提供的一种信号时序示意图二。在图8中，分别示出了时钟信号、读命令信号、读出数据dq和使能信号的时序示意图。
170.需要说明的是，图8示出的信号时序示意图对应命令信号为读命令信号、生成使能信号的电路为图6。如图8所示，在预设时钟周期t内，处理模块13才进行工作，其余时间则处于非工作状态。其中，dq相当于第一数据信号，最终可以将其放大为第一输出信号进行输出。
171.结合前述分析，在一些实施例中，在使能信号处于有效状态，时钟信号处于第一电平状态的情况下：
172.若第一数据信号的电平状态大于第二数据信号的电平状态，则第一输出数据为第一值，第二输出数据为第二值；
173.若第一数据信号的电平状态小于第二数据信号的电平状态，则第一输出数据为第二值，第二输出数据为第一值。
174.需要说明的是，第一值可以为1，第二值可以为0。也就是说，在使能信号处于有效状态时，处理模块13处于工作状态，用于对数据信号进行放大输出并将处理模块13产生的
漏电流进行泄放。同时，时钟信号处于第一电平状态，则接收模块11处于接收状态，对第一子节点stg1n和第二子节点stg1p进行充电，分别得到第一子节点信号和第二子节点信号，由处理模块13进行处理并输出。
175.第一数据信号的电平状态大于第二数据信号的电平状态时，第一输出信号为1，第二输出信号为0。这样，如果该数据处理电路10为数据读取电路，则成功将高电平状态的第一数据信号读出并输出。如果该数据处理电路10为比较器，第一输出信号对应第一数据信号，第二输出信号对应第二数据信号，则第一数据信号和第二数据信号之间的微小差异被明显放大，即“高的更高，低的更低”。第一数据信号的电平状态小于第二数据信号的电平状态同理。
176.在一些实施例中，如图9所示，该数据处理电路10还可以包括补偿模块17；其中，
177.补偿模块17，用于接收补偿信号，根据补偿信号确定目标补偿信号，其中，目标补偿信号用于减小处理模块13的电流失配；
178.处理模块13，具体用于在处于工作状态时，根据目标补偿信号和第一节点信号输出目标数据信号。
179.需要说明的是，由于在电路的制备过程中，不可避免会存在电路的失配。在图9中，第七开关单元n7和第八开关单元n8之间的失配会导致两者的电流泄放能力存在差异，产生电流失配，这就可能会导致交叉耦合模块132输出的目标数据信号存在偏差，甚至输出不准确。因此，本公开实施例还可以在数据处理电路10中增加补偿模块17。如图9所示，初始补偿信号可以包括第一初始补偿信号os《0》和第二初始补偿信号os《1》，目标补偿信号可以包括第一目标补偿信号和第二目标补偿信号，补偿模块17可以包括四个nmos管：n21、n21t、n22和n22t，四个nmos管的第一端可以为漏极、第二端可以为源极。
180.具体地，n21的栅极连接于第一子节点stg1n，n21的第一端连接于第三子节点stg2n，n21的第二端和n21t的第一端连接，n21t的栅极接收第一出啊是补偿信号os《0》，n21t的第二端接地。n22的栅极连接于第二子节点stg1p，n22的第一端连接于第四子节点stg2p，n22的第二端和n22t的第一端连接，n22t的栅极接收第二补偿信号os《1》，n22t的第二端接地。
181.其中，n21和n21t主要用于补偿第七开关单元n7的电流失配，n22和n22t主要用于补偿第八开关单元n8的电流失配。这样，在补偿模块17中，n21t接收第一初始补偿信号，n21接收第一子节点信号，n21t的第一端和n21的第二端连接，最终在n21的第一端输出第一目标补偿信号，用于补偿第七开关单元n7的第一端的输出，使得第三子节点信号更准确。n22t接收第二初始补偿信号，n22接收第二子节点信号，n22t的第一端和n22的第二端连接，最终在n22的第一端输出第二目标补偿信号，用于补偿第八开关单元n8的第一端的输出，使得第四子节点信号更准确。
182.从而经过补偿模块17的补偿，使得第七开关单元n7和第八开关单元n8具有相同的电路泄放能力，能够以相同的驱动能力处理信号。这样，处理模块13在处于工作状态时，结合目标补偿信号和第一节点信号能够准确输出目标数据信号。
183.本公开实施例提供了一种数据处理电路，该数据处理电路包括接收模块、第一电源模块和处理模块，其中，接收模块，用于接收数据信号，根据数据信号确定第一节点信号；第一电源模块，用于接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作
状态；处理模块，用于在处于工作状态时，根据第一节点信号输出目标数据信号。这样，第一电源模块通过使能信号来控制处理模块的工作状态，使得处理模块只有在使能信号处于有效状态时才处于工作状态，而使能信号处于非有效状态即进入待机模式时，处理模块处于不工作状态，从而有效减少该数据处理电路在待机模式下的漏电流，节省功耗。
184.本公开的另一实施例中，基于前述实施例任一项所述的数据处理电路10，参见图10，其示出了本公开实施例提供的一种数据处理方法的流程示意图。如图10所示，该方法可以包括：
185.s201、通过接收模块接收数据信号，并根据数据信号确定第一节点信号。
186.s202、通过第一电源模块接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作状态。
187.s203、通过处理模块在处于工作状态时，根据第一节点信号输出目标数据信号。
188.在一些实施例中，数据处理电路还包括锁存模块；该方法还可以包括：
189.通过锁存模块接收第一采样信号和第二采样信号，并对第一采样信号和第二采样信号进行锁存处理，生成使能信号；
190.其中，第二采样信号比第一采样信号延迟预设时钟周期，使能信号在预设时钟周期内有效。
191.在一些实施例中，数据处理电路还包括第一采样模块和第二采样模块；该方法还可以包括：
192.通过第一采样模块接收第一使能信号和时钟信号，并根据时钟信号对第一使能信号进行采样处理，生成第一采样信号；
193.通过第二采样模块接收第二使能信号和时钟信号，并根据时钟信号对第二使能信号进行采样处理，生成第二采样信号。
194.在一些实施例中，第一使能信号包括命令信号，第二使能信号包括第一采样信号。
195.在一些实施例中，第一电源模块包括第一开关单元，通过第一电源模块接收使能信号，并在使能信号处于有效状态时，控制处理模块处于工作状态，包括：
196.通过第一开关单元的控制端接收使能信号，在使能信号处于有效状态时，第一开关单元处于导通状态，使得处理模块处于工作状态；以及，在使能信号处于非有效状态时，第一开关单元处于断开状态，使得处理模块处于非工作状态。
197.在一些实施例中，接收模块包括第二电源模块、第一控制模块和第二控制模块；通过接收模块接收数据信号，并根据数据信号确定第一节点信号，包括：
198.通过第二电源模块接收时钟信号，并根据时钟信号控制电源端与第一控制模块和第二控制模块的连接状态；
199.通过第一控制模块接收第一数据信号，根据电源端与第一控制模块的连接状态对第一数据信号进行控制，生成第一子节点信号；
200.通过第二控制模块接收第二数据信号，根据电源端与第二控制模块的连接状态对第二数据信号进行控制，生成第二子节点信号。
201.在一些实施例中，所述第二电源模块包括第二开关单元，通过第二电源模块接收时钟信号，并根据时钟信号控制电源端与第一控制模块和第二控制模块的连接状态，包括：
202.通过第二开关单元的控制端接收时钟信号，在时钟信号处于第一电平状态时，第
二开关单元处于导通状态，使得电源端与第一控制模块以及电源端与第二控制模块均处于连接状态；以及，在时钟信号处于第二电平状态时，第二开关单元处于断开状态，使得电源端与第一控制模块以及电源端与第二控制模块均处于非连接状态。
203.在一些实施例中，第一控制模块包括第三开关单元和第四开关单元，第二控制模块包括第五开关单元和第六开关单元；该方法还可以包括：
204.通过第三开关单元的控制端接收第一数据信号，通过第四开关单元的控制端接收时钟信号；通过第三开关单元的第一端和第四开关单元的第一端输出第一子节点信号；
205.通过第五开关单元的控制端接收第二数据信号，通过第六开关单元的控制端接收时钟信号；通过第五开关单元的第一端和第六开关单元的第一端输出第二子节点信号。
206.在一些实施例中，该方法还可以包括：
207.在时钟信号处于第一电平状态时，通过第一控制模块控制第四开关单元处于断开状态，以及在时钟信号处于第二电平状态时，通过第一控制模块控制第四开关单元处于导通状态；
208.在时钟信号处于第一电平状态时，通过第二控制模块控制第六开关单元处于断开状态，以及在时钟信号处于第二电平状态时，通过第二控制模块控制第六开关单元处于导通状态。
209.在一些实施例中，处理模块包括差分模块和交叉耦合模块，根据第一节点信号输出目标数据信号，包括：
210.通过差分模块接收第一子节点信号和第二子节点信号，并对第一子节点信号和第二子节点信号进行差分处理，生成第三子节点信号和第四子节点信号；
211.通过交叉耦合模块对第三子节点信号和第四子节点信号进行放大处理，生成第一输出信号和第二输出信号；其中，目标数据信号是由第一输出信号和第二输出信号组成。
212.在一些实施例中，所述差分模块包括第七开关单元和第八开关单元；通过差分模块接收第一子节点信号，生成第三子节点信号，包括：
213.通过第七开关单元的控制端接收第一子节点信号，通过第七开关单元的第一端输出第三子节点信号；
214.通过差分模块接收第二子节点信号，生成第四子节点信号，包括：
215.通过第八开关单元的控制端接收第二子节点信号，通过第八开关单元的第一端输出第四子节点信号。
216.在一些实施例中，所述交叉耦合模块包括第一pmos管、第二pmos管、第一nmos管和第二nmos管；通过交叉耦合模块对第三子节点信号和第四子节点信号进行放大处理，生成第一输出信号和第二输出信号，包括：
217.通过第一nmos管的源极与第七开关单元的第一端接收第三子节点信号；
218.通过第二nmos管的源极与第八开关单元的第一端接收第四子节点信号通过第一pmos管的漏极和第一nmos管的漏极输出第一输出信号；
219.通过第二pmos管的漏极和第二nmos管的漏极输出第二输出信号；
220.通过第一pmos管的栅极和第一nmos管的栅极接收第二输出信号；
221.通过第二pmos管的栅极和第二nmos管的栅极接收第一输出信号。
222.在一些实施例中，在使能信号处于有效状态，时钟信号处于第一电平状态的情况
下：
223.若第一数据信号的电平状态大于第二数据信号的电平状态，则第一输出数据为第一值，第二输出数据为第二值；
224.若第一数据信号的电平状态小于第二数据信号的电平状态，则第一输出数据为第二值，第二输出数据为第一值。
225.在一些实施例中，该数据处理电路还可以包括预充电模块；该方法还可以包括：
226.通过预充电模块对处理模块输出的初始数据信号进行预充电；
227.相应地，通过处理模块在处于工作状态时，根据第一节点信号输出目标数据信号，包括：
228.通过处理模块在处于工作状态时，根据第一节点信号和初始数据信号进行信号放大，输出目标数据信号。
229.在一些实施例中，数据处理电路还可以包括补偿模块；该方法还可以包括：
230.通过补偿模块接收补偿信号，根据补偿信号确定目标补偿信号，其中，目标补偿信号用于减小处理模块的电流失配；
231.相应地，通过处理模块在处于工作状态时，根据第一节点信号输出目标数据信号，包括：
232.通过处理模块在处于工作状态时，根据目标补偿信号和第一节点信号输出目标数据信号。
233.对于本公开实施例中未披露的细节，请参照前述实施例的描述而理解。
234.本公开实施例提供了一种数据处理方法，应用于前述的数据处理电路，在进行数据处理时，通过第一电源模块和使能信号来控制处理模块的工作状态，使得处理模块只有在使能信号处于有效状态时才处于工作状态，而使能信号处于非有效状态即进入待机模式时，处理模块处于不工作状态，从而有效减少该数据处理电路在待机模式下的漏电流，节省功耗。
235.本公开的又一实施例中，参见图11，其示出了本公开实施例提供的一种半导体存储器100的组成结构示意图。如图11所示，该半导体存储器100可以包括前述实施例任一项所述的数据处理电路10。
236.对于该半导体存储器100而言，由于其包括前述实施中的数据处理电路10，从而能够有效减少漏电流，节省功耗。
237.以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
238.需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
239.上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
240.本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭
露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
241.以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。