列冗余技术的制作方法

列冗余技术


背景技术：

1.本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。
2.在常规电路设计中，联网应用在片上系统(soc)级处具有许多小存储器实例以实现性能目标。有时，大存储器实例被划分为许多小实例，并且输入-输出(io)冗余对于小实例而言并非面积有效的。一些工厂生产具有冗余的存储器实例以便利用改善面积的电路设计解决方案提高产率。在各种常规应用中，现代io多路复用在于晶体管级处具有冗余的情况下不太面积有效，这不利地影响存储器访问操作并且导致降低产率和/或使功率、性能和面积(ppa)退化。因此，需要通过在具有io冗余的情况下实现soc级面积开销来减少常规物理设计低效率在共同存储器实例中的影响。
附图说明
3.本文参考附图描述了各种存储器布局方案和技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。
4.图1示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构的图。
5.图2示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构的图。
6.图3示出了根据本文所述的各种具体实施的用于多个实例的具有冗余的存储器架构的图。
7.图4示出了根据本文所述的各种具体实施的用于在单个实例中使用列冗余技术的方法的图。
8.图5示出了根据本文所述的各种具体实施的用于在多个实例中使用列冗余技术的方法的图。
具体实施方式
9.本文所述的各种具体实施是指用于在物理电路设计中支持高密度存储器应用的列冗余技术。与具有冗余的存储器架构相关的各种存储器应用可用于提高存储器实例(例如像单个存储器实例和/或多个存储器实例)中的产率和功率、性能和面积(ppa)。一些工厂可设计具有冗余的存储器实例以便从而利用试图改善面积的各种物理电路设计解决方案提高产率。在各种实例中，与在存储器实例内侧实现冗余相比，在晶体管级处具有冗余、输入-输出(io)多路复用可更加面积有效。本文所述的一些解决方案提供soc级io多路复用以减少io冗余的实例级面积开销。因此，本文所述的各种具体实施通过实现用于在与高密度存储器应用相关联的物理电路设计中支持这些高密度存储器应用的各种列冗余技术来提
供具有soc移位多路复用的高密度存储器io冗余。
10.本文将参考图1至图5描述提供具有冗余的存储器架构的各种具体实施。
11.图1示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构104的图100。存储器架构104可被配置用于列冗余应用。
12.在各种具体实施中，存储器架构104可被实现为具有各种集成电路(ic)部件的系统或设备，这些ic部件被布置和耦接在一起作为提供物理电路设计和相关结构的部分的组装或组合。在一些具体实施中，将存储器架构104设计、提供、制造和/或生产为集成系统或设备的方法可涉及使用本文所述的各种ic电路部件，以便从而实现与其相关联的各种相关制造方案和技术。此外，存储器架构104可与单个芯片上的计算电路和部件集成，并且存储器架构104可在用于汽车、电子、移动、服务器和物联网(iot)应用包括远程传感器节点的各种嵌入式系统中实现和并入。
13.如图1所示，存储器架构104可被实现为包括具有冗余的存储器宏电路108的单个存储器实例。存储器宏电路108可包括布置成多个列与冗余的存储器单元(或位单元)阵列，该多个列与冗余包括设置在第一区域(r1)中的存储器单元的第一列(例如，ls列c1-c4)以及设置在与该第一区域(r1)侧向地相反的第二区域(r2)中的存储器单元的第二列(例如，rs列c1-c4)和存储器单元的冗余列(例如，冗余列rc1-rc4)。第一列可是指左侧列(ls列c1-c4)，第二列可是指右侧列(rs列c1-c4)，并且另外，冗余列可是指冗余列(冗余列rc1-rc4)。
14.存储器架构104可具有列移位逻辑部件114，该列移位逻辑部件被配置为从多个列(ls c1-c4、rs c1-c4、rc1-rc4)接收数据，将来自第一区域(r1)中的第一列(ls c1-c4)的数据移位到第二区域(r2)中的冗余列(rc1-rc4)中的第一组冗余列(rc1-rc2)，并且另外，将来自第二区域(r2)中的第二列(rs c1-c4)的数据移位到第二区域(r2)中的冗余列(rc1-rc4)中的第二组冗余列(rc3-rc4)。在一些情况下，列移位逻辑部件114可被称为列解码和移位(cds)逻辑部件。另外，列移位逻辑部件114可设置在soc级(即，芯片上系统级)处和存储器实例108之外。另外，在soc级，列移位逻辑部件114可被配置为将完整io(即，完整输入-输出逻辑部件)移位。
15.在一些具体实施中，存储器架构104可是指设置在半导体芯片的第一区中的单个存储器实例，并且列移位逻辑部件114可设置在半导体芯片的与第一区分开且不同的第二区中。另外，第一区域(r1)可定位(或设置)成与第一侧(例如像存储器架构104的左侧(ls))相邻，并且第二区域(r2)可定位(或设置)成与第二侧(例如像存储器架构104的与第一侧侧向地相反的右侧(rs))相邻。列移位逻辑部件114可将由第一侧中的第一列(ls c1-c4)提供的数据在第二侧中的冗余列(rc1-rc4)的方向上移位，并且列移位逻辑部件1114可将由第二侧中的第二列(rs c1-c4)提供的数据在第二侧中的冗余列(rc1-rc4)的方向上移位。
16.在一些具体实施中，存储器架构104可包括设置在第一区域(r1)与第二区域(r2)之间的行解码器逻辑电路(rowdec)，其中第一区域(r1)中的第一列(ls c1-c4)可能够由行解码器逻辑(rowdec)在第一侧向方向上访问。第二区域(r2)中的第二列(rs c1-c4)和冗余列(rc1-rc4)可能够由行解码器逻辑(rowdec)在与第一侧向方向侧向地相反的第二侧向方向上访问。另外，行解码器逻辑(rowdec)可具有与第一区域(r1)中的第一列(ls c1-c4)接口连接的第一核心边缘单元(cec1)，并且行解码器逻辑(rowdec)可具有与第二区域(r2)中的第二列(rs c1-c4)接口连接的第二核心边缘单元(cec2)。此外，第二核心边缘单元
(cec2)还可与第二区域(r2)中的冗余列(rc1-rc4)接口连接。
17.在一些具体实施中，存储器架构104可包括数据访问逻辑电路，该数据访问逻辑电路具有多个多路复用器，该多个多路复用器包括设置在第一区域(r1)中的第一多路复用器(ls_mux2x2)以及设置在与第一区域(r1)侧向地相反的第二区域(r2)中的第二多路复用器(rs_mux2x2)和冗余多路复用器(r_mux2x2)。第一多路复用器(ls_mux2x2)可耦接到第一区域(r1)中的第一列(ls c1-c4)。第二多路复用器(rs_mux2x2)可耦接到第二区域(r2)中的第二列(rs c1-c4)，并且冗余多路复用器(r_mux2x2)可耦接到第二区域(r2)中的冗余列(rc1-rc2)。第一多路复用器(ls_mux2x2)将列移位逻辑部件114耦接到第一区域(r1)中的第一列(ls c1-c4)，第二多路复用器(rs c1-c4)将列移位逻辑部件114耦接到第二区域(r2)中的第二列(rs c1-c4)，并且冗余多路复用器(r_mux2x2)将列移位逻辑部件114耦接到第二区域(r2)中的冗余列(rc1-rc4)。在一些情况下，多个多路复用器(ls_mux2x2、rs_mux2x2、r_mux2x2)可是指2x2 mux逻辑。然而，在其他具体实施中，存储器宏电路108可缩放为任何大小存储器，例如像8位、16位、32位、64位等，并且因此，多个多路复用器也可缩放为任何大小，例如像mux4、mux8、mux16等。
18.在一些具体实施中，存储器架构104可包括设置在第一区域(r1)与第二区域(r2)之间的控制逻辑电路(ctrl)，其中第一区域(r1)中的第一多路复用器(ls_mux2x2)可能够由控制逻辑(ctrl)在第一侧向方向上访问。另外，第二区域(r2)中的第二多路复用器(rs_mux2x2)和冗余多路复用器(r_mux2x2)可能够由控制逻辑(ctrl)在与第一侧向方向侧向地相反的第二侧向方向上访问。控制逻辑(ctrl)可具有与第一区域(r1)中的第一多路复用器(ls_mux2x2)接口连接的第一输入-输出(io)边缘单元(ioec1)，并且控制逻辑(ctrl)可具有与第二区域(r2)中的第二多路复用器(rs_mux2x2)接口连接的第二io边缘单元(ioec2)。第二io边缘单元(ioec2)可与第二区域(r2)中的冗余列(rc1-rc4)接口连接。
19.在一些具体实施中，列移位逻辑部件114可具有耦接到存储器宏电路108的数据访问逻辑电路中的多个多路复用器的列解码和移位逻辑部件(cds)。例如，左侧列中的第一组左侧列(ls c1、ls c2)可通过第一多路复用器(ls_mux2x2)向第一cds(cds1)提供数据，并且左侧列中的第二组左侧列(ls c3、ls c4)可通过第一多路复用器(ls_mux2x2)向第二cds(cds2)提供数据。另外，在一些情况下，右侧列中的第一组右侧列(rs c1、rs c2)可通过第二多路复用器(rs_mux2x2)向第三cds(cds3)提供数据，并且右侧列中的第二组右侧列(rs c3、rs c4)可通过第二多路复用器(rs_mux2x2)向第四cds(cds4)提供数据。另外，冗余列中的第一组冗余列(rc1、rc2)可通过冗余多路复用器(r_mux2x2)向第一冗余cds(rcds1)提供数据，并且冗余列中的第二组冗余列(rc3、rc4)可通过冗余多路复用器(r_mux2x2)向第二冗余cds(rcds2)提供数据。
20.图2示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构204的图200。存储器架构204可被配置用于列冗余应用。另外，图2中的存储器架构204具有与图1中的存储器架构104类似的部件、电路和逻辑，这些部件、电路和逻辑具有类似特征、行为和特性。
21.在各种具体实施中，存储器架构204可被实现为具有各种集成电路(ic)部件的系统或设备，这些ic部件被布置和耦接在一起作为提供物理电路设计和相关结构的部分的组装或组合。在一些具体实施中，将存储器架构204设计、提供、制造和/或生产为集成系统或
设备的方法可涉及使用本文所述的各种ic电路部件，以便从而实现与其相关联的各种相关制造方案和技术。此外，存储器架构204可与单个芯片上的计算电路和部件集成，并且存储器架构204可在用于汽车、电子、移动、服务器和物联网(iot)应用包括远程传感器节点的各种嵌入式系统中实现和并入。
22.如图2所示，存储器架构204可被实现为包括具有冗余的存储器宏电路208的单个存储器实例。存储器宏电路208可包括布置成多个列与冗余的存储器单元(或位单元)阵列，该多个列与冗余包括设置在第一区域(r1)中的存储器单元的第一列(例如，ls列c1-c4)以及设置在与所述第一区域(r1)侧向地相反的第二区域(r2)中的存储器单元的第二列(rs列c1-c4)和存储器单元的冗余列(例如，冗余列rc1-rc4)。第一列可是指左侧列(ls列c1-c4)，第二列可是指右侧列(rs列c1-c4)，并且另外，冗余列可是指冗余列(冗余列rc1-rc4)。
23.存储器架构204可具有列移位逻辑部件214，该列移位逻辑部件被配置为从多个列(ls c1-c4、rs c1-c4、rc1-rc4)接收数据，将来自第一区域(r1)中的第一列(ls c1-c4)的数据移位到第二区域(r2)中的冗余列(rc1-rc4)，并且将来自第二区域(r2)中的第二列(rs c1-c4)的数据移位到第二区域(r2)中的冗余列(rc1-rc4)。另外，在一些情况下，列移位逻辑部件214可被称为能够与mux4逻辑接口连接的列解码和移位(cds)逻辑部件。
24.在一些具体实施中，存储器架构204可包括具有多个多路复用器的数据访问逻辑电路，该多个多路复用器包括设置在第一区域(r1)中的第一多路复用器(ls_mux4)以及设置在与第一区域(r1)侧向地相反的第二区域(r2)中的第二多路复用器(rs_mux4)和冗余多路复用器(r_mux4)。第一多路复用器(ls_mux4)可耦接到第一区域(r1)中的第一列(ls c1-c4)，并且第二多路复用器(rs_mux4)可耦接到第二区域(r2)中的第二列(rs c1-c4)。冗余多路复用器(r_mux4)可耦接到第二区域(r2)中的冗余列(rc1-rc2)。
25.第一多路复用器(ls_mux4)将列移位逻辑部件214耦接到第一区域(r1)中的第一列(ls c1-c4)，第二多路复用器(rs c1-c4)将列移位逻辑部件214耦接到第二区域(r2)中的第二列(rs c1-c4)，并且冗余多路复用器(r_mux4)将列移位逻辑部件214耦接到第二区域(r2)中的冗余列(rc1-rc4)。在一些情况下，多个多路复用器(ls_mux4、rs_mux4、r_mux4)可是指mux4逻辑。然而，在各种其他具体实施中，存储器宏电路208可缩放为任何大小存储器，例如像8位、16位、32位、64位等，并且因此，多个多路复用器也可缩放为任何大小，例如像mux4、mux8、mux16等。
26.在一些具体实施中，存储器架构204可包括设置在第一区域(r1)与第二区域(r2)之间的控制逻辑电路(ctrl)，其中第一区域(r1)中的第一多路复用器(ls_mux4)可能够由控制逻辑(ctrl)在第一侧向方向上访问。第二区域(r2)中的第二多路复用器(rs_mux4))和冗余多路复用器(r_mux4)可能够由控制逻辑(ctrl)在与第一侧向方向侧向地相反的第二侧向方向上访问。控制逻辑(ctrl)可具有与第一区域(r1)中的第一多路复用器(ls_mux4)接口连接的第一io边缘单元(ioec1)，并且控制逻辑(ctrl)可具有与第二区域(r2)中的第二多路复用器(rs_mux4)接口连接的第二io边缘单元(ioec2)。另外，第二io边缘单元(ioec2)可与第二区域(r2)中的冗余列(rc1-rc4)接口连接。
27.在一些具体实施中，列移位逻辑部件214可具有耦接到存储器宏电路208的数据访问逻辑电路中的多个多路复用器的列解码和移位逻辑部件(cds)。例如，左侧列(ls c1-c4)可通过左侧多路复用器(ls_mux4)向左侧cds(ls_cds)提供数据。另外，在一些情况下，右侧
列(rs c1-c4)可通过右侧多路复用器(rs_mux4)向右侧cds(rs_cds)提供数据。另外，冗余列(rc1-rc4)通过冗余多路复用器(r_mux4)向冗余cds(r_cds)提供数据。因此，如图2所示，左侧多路复用器(ls_mux4)可具有将第一区域(r1)中的第一列(ls c1-c4)耦接到列移位逻辑部件214的mux4逻辑，右侧多路复用器(rs_mux4)可具有将第二区域(r2)中的第二列(rs c1-c4)耦接到列移位逻辑部件214的mux4逻辑，并且另外，冗余多路复用器(r_mux4)可具有将第二区域(r2)中的冗余列(rc1-rc4)耦接到列移位逻辑部件214的mux4逻辑。
28.图3示出了根据本文所述的各种具体实施的用于多个实例的具有冗余的存储器架构304的图300，其中存储器架构304可被配置用于列冗余应用。另外，图3中的存储器架构304具有与图1中的存储器架构104类似的部件、电路和逻辑，这些部件、电路和逻辑具有类似特征、行为和特性。
29.在各种具体实施中，存储器架构304可被实现为具有各种集成电路(ic)部件的系统或设备，这些ic部件被布置和耦接在一起作为提供物理电路设计和相关结构的部分的组装或组合。在一些具体实施中，将存储器架构304设计、提供、制造和/或生产为集成系统或设备的方法可涉及使用本文所述的各种ic电路部件，以便从而实现与其相关联的各种相关制造方案和技术。此外，存储器架构304可与单个芯片上的计算电路和部件集成，并且存储器架构304可在用于汽车、电子、移动、服务器和物联网(iot)应用包括远程传感器节点的各种嵌入式系统中实现和并入。
30.如图3所示，存储器架构304可被实现为具有多个存储器实例，该多个存储器实例包括具有冗余的第一存储器宏电路308a和具有冗余的第二存储器宏电路308b。在各种具体实施中，存储器宏电路308a、308b中的每一者可具有存储器结构，该存储器结构具有布置成多个列与冗余的存储器单元(或位单元)阵列。第一存储器宏电路308a可是指具有设置在半导体芯片的第一区306a中的存储器单元的第一列(例如，ls列c1-c4)的第一存储器结构。第二存储器宏电路308b可是指具有设置在半导体芯片的与第一区306a分开且不同的第二区306b中的存储器单元的第二列(例如，rs列c1-c4)和存储器单元的冗余列(例如，冗余列rc1-rc4)。第一列可是指左侧列(ls列c1-c4)，第二列可是指右侧列(rs列c1-c4)，并且另外，冗余列可是指冗余列(冗余列rc1-rc4)。
31.存储器架构304可具有列移位逻辑部件314，该列移位逻辑部件被配置为接收来自多个列(ls c1-c4、rs c1-c4、rc1-rc4)的数据，并且将来自第一区306a中的第一存储器结构308a中的第一列(ls c1-c4)的数据移位到第二区306b中的第二存储器结构308b中的冗余列(rc1-rc4)。列移位逻辑部件314被配置为将来自第二区306b中的第二存储器结构308b中的第二列(rs c1-c4)移位到第二区306b中的第二存储器结构308b中的冗余列(rc1-rc4)。另外，在一些情况下，列移位逻辑部件314可被称为能够与mux4逻辑接口连接的列解码和移位(cds)逻辑部件。第一区306a中的第一存储器结构308a与第二区306b中的第二存储器结构308b分开且不同，并且列移位逻辑部件314与第一存储器结构308a和第二存储器结构308b分开且不同。
32.在一些具体实施中，列移位逻辑部件314可耦接到第一存储器结构308a，以便将由第一存储器结构308a中的第一列(ls c1-c4)提供的数据在第二存储器结构308b中的冗余列(rc！-rc4)的方向上移位。列移位逻辑部件314可耦接到第二存储器结构308b，以便将由第二存储器结构308b中的第二列(rs c1-c4)提供的数据在第二存储器结构308b中的冗余
列(rc1-rc4)的方向上移位。
33.在一些具体实施中，存储器架构304可具有设置在第一存储器结构308a中的第一行解码器逻辑电路(rowdec1)，并且另外，存储器架构304可具有设置在第二存储器结构308b中的第二行解码器逻辑电路(rowdec2)。设置在第一存储器结构308a中的第一列(ls c1-c4)可能够由第一行解码器逻辑(rowdec1)访问，并且设置在第二存储器结构308b中的第二列(rx c1-c4)以及冗余列(rc1-rc4)可能够由第二行解码器逻辑rowdec2)访问。
34.在一些具体实施中，第一行解码器逻辑(rowdec1)可包括与第一存储器结构308a中的第一列(ls c1-c4)接口连接的第一核心边缘单元(cec1)。另外，第二行解码器逻辑(rowdec2)可具有与第二存储器结构308b中的第二列(rs c1-c4)以及冗余列(rc1-rc4)接口连接的第二核心边缘单元(cec2)。
35.在一些具体实施中，存储器架构304可具有第一数据访问逻辑电路，该第一数据访问逻辑电路具有设置在第一存储器结构308a中的第一多路复用器(ls_mux4)，并且第一多路复用器(ls_mux4)可耦接到第一存储器结构308a中的第一列(ls c1-c4)。另外，存储器架构304可具有第二数据访问逻辑电路，该第二数据访问逻辑电路具有设置在第二存储器结构308b中的第二多路复用器(rs_mux4)和冗余多路复用器(r_mux4)，并且第二多路复用器(rs_mux4)可耦接到第二存储器结构308b中的第二列(rs c1-c4)。另外，冗余多路复用器(r_mux4)可耦接到第二存储器308b中的冗余列(rc1-rc4)。
36.在一些具体实施中，存储器架构304可具有设置在第一存储器结构308a中的第一控制逻辑电路(ctrl1)，并且另外，第一存储器结构308a中的第一多路复用器(ls_mux4)可能够由第一控制逻辑(ctrl1)访问。此外，存储器架构304可具有设置在第二存储器结构308b中的第二控制逻辑(ctrl2)，并且另外，第二存储器结构308b中的第二多路复用器(rs_mux4)以及冗余多路复用器(r_mux4)可能够由第二控制逻辑(ctrl2)访问。
37.在一些具体实施中，第一控制逻辑(ctrl1)可包括与第一存储器结构308a中的第一多路复用器(ls_mux4)接口连接的第一io边缘单元(ioec1)。另外，第二控制逻辑(ctrl2)可包括与第二存储器结构308b中的第二多路复用器(rs_mux4)接口连接的第二io边缘单元(ioec2)，并且第二io边缘单元(ioec2)也可与第二存储器结构308b中的冗余列(rc1-rc4)接口连接。
38.第一多路复用器(ls_mux4)将列移位逻辑部件314耦接到第一存储器结构308a中的第一列(ls c1-c4)，第二多路复用器(rs c1-c4)将列移位逻辑部件314耦接到存储器结构308b中的第二列(rs c1-c4)，并且另外，冗余多路复用器(r_mux4)将列移位逻辑部件314耦接到第二存储器结构308b中的冗余列(rc1-rc4)。多个多路复用器(ls_mux4、rs_mux4、r_mux4)可是指mux4逻辑。然而，在各种具体实施中，存储器宏电路308a、308b可缩放为任何大小存储器，例如像8位、16位、32位、64位等，并且因此，多个多路复用器也可缩放为任何大小，例如像mux4、mux8、mux16等。
39.图4示出了根据本文所述的各种具体实施的用于在单个实例中使用列冗余的方法400的图。
40.应当理解，即使方法400指示特定的操作执行顺序，但在一些情况下，操作的各个部分也可能以不同的顺序并且在不同的系统上执行。在其他情况下，可以向方法400添加附加操作和/或步骤和/或从该方法省略附加操作和/或步骤。另外，方法400可在硬件和/或软
件中实现。例如，如果在硬件中实现，则方法400可被完成为具有各种部件和/或电路，如图1至图3所述另外，在其他情况下，如果在软件中实现，则方法400可被实现为被配置用于提供具有列冗余的存储器架构的程序和/或软件指令过程，如本文所述。另外，如果在软件中实现，则与实现方法400相关的指令可存储在存储器和/或数据库中。因此，在各种具体实施中，具有处理器和存储器的计算机或各种其他类型的计算设备可被配置为执行方法400。
41.如参考图4所述，方法400可用于制造和/或生产或者致使制造出和/或生产出集成电路(ic)，该ic在如本文所述的物理设计中实现各种布局方案和技术，从而使用如本文所述的各种相关设备、部件和/或电路来提供具有冗余的存储器架构。
42.在框410处，方法400可提供具有多个列和冗余的存储器架构，该多个列和冗余包括第一列、第二列和冗余列。在框420处，方法400可将第一列设置在第一区域中。在框430处，方法400可将第二列和冗余列设置在与第一区域侧向地相反的第二区域中。另外，在框440处，方法400可将列移位逻辑部件耦接到存储器架构，以便从多个列接收数据，将来自第一区域中的第一列的数据移位到第二区域中的冗余列中的第一组冗余列，并且将来自第二区域中的第二列的数据移位到第二区域中的冗余列中的第二组冗余列。
43.在一些具体实施中，第一区域可定位成与存储器架构的第一侧相邻，并且第二区域可定位成与存储器架构的与第一侧侧向地相反的第二侧相邻。列移位逻辑部件可被配置为将由第一侧中的第一列提供的数据在第二侧中的冗余列的方向上移位。另外，列移位逻辑部件可被配置为将由第二侧中的第二列提供的数据在第二侧中的冗余列的方向上移位。
44.在一些具体实施中，方法400可将行解码器逻辑设置在第一区域与第二区域之间。第一区域中的第一列可能够由行解码器逻辑在第一侧向方向上访问。第二区域中的第二列和冗余列可能够由行解码器逻辑在与第一侧向方向侧向地相反的第二侧向方向上访问。
45.在一些具体实施中，方法400可提供具有多个多路复用器的数据访问逻辑，该多个多路复用器包括第一区域中的第一多路复用器、第二区域中的第二多路复用器和第二区域中的冗余多路复用器，其中第二区域与第一区域侧向地相反。第一多路复用器可耦接到第一区域中的第一列，并且第二多路复用器可耦接到第二区域中的第二列。另外，在一些情况下，冗余多路复用器可耦接到第二区域中的冗余列。
46.在一些具体实施中，方法400可将控制逻辑设置在第一区域与第二区域之间。第一区域中的第一多路复用器可能够由控制逻辑在第一侧向方向上访问。另外，第二区域中的第二多路复用器和冗余多路复用器可能够由控制逻辑在与第一侧向方向侧向地相反的第二侧向方向上访问。
47.图5示出了根据本文所述的各种具体实施的用于在多个实例中使用列冗余的方法500的图。
48.应当理解，即使方法500指示特定的操作执行顺序，但在一些情况下，操作的各个部分也可以不同的顺序并且在不同的系统上执行。在其他情况下，可向方法500添加附加操作和/或步骤和/或从该方法省略附加操作和/或步骤。另外，方法500可在硬件和/或软件中实现。例如，如果在硬件中实现，则方法500可用如图1至图4中所述的各种部件和/或电路实现。另外，在其他实例中，如果在软件中实现，则方法500可被实现为被配置用于提供具有列冗余的存储器架构的程序和/或软件指令过程，如本文所述。另外，如果在软件中实现，则与实现方法500相关的指令可存储在存储器和/或数据库中。因此，在各种具体实施中，具有处
理器和存储器的计算机或各种其他类型的计算设备可被配置为执行方法500。
49.如参考图5所述，方法500可用于制造和/或生产或者致使制造出和/或生产出集成电路(ic)，该ic在如本文所述的物理设计中实现各种布局方案和技术，从而使用如本文所述的各种相关设备、部件和/或电路来提供具有冗余的存储器架构。
50.在框510处，方法500可提供包括第一存储器结构和第二存储器结构的多个存储器结构。在框520处，方法500可提供具有包括第一列的多个列的第一存储器结构。在框530处，方法500可提供具有连同包括第二列和冗余列的多个列的第二存储器结构。在框540处，方法500可将列移位逻辑部件耦接到包括第一存储器结构和第二存储器结构的多个存储器结构。在框550处，方法500可利用列移位逻辑部件从多个列接收数据，将来自第一存储器结构中的第一列的数据移位到第二存储器结构中的冗余列，并且将来自第二存储器结构中的第二列的数据移位到第二存储器结构中的冗余列。
51.在一些具体实施中，第一存储器结构可与第二存储器结构分开且不同，并且所述列移位逻辑部件与所述第一存储器结构和所述第二存储器结构分开且不同。列移位逻辑部件可耦接到第一存储器结构，以便将由第一存储器结构中的第一列提供的数据在第二存储器结构中的冗余列的方向上移位。列移位逻辑部件可耦接到第二存储器结构，以便将由第二存储器结构中的第二列提供的数据在第二存储器结构中的冗余列的方向上移位。
52.在一些具体实施中，方法500可提供设置在第一存储器结构中的第一行解码器逻辑，并且方法500可提供设置在第二存储器结构中的第二行解码器逻辑。另外，设置在第一存储器结构中的第一列可由第一行解码器逻辑访问，并且设置在第二存储器结构中的第二列和冗余列可由第二行解码器逻辑访问。
53.在一些具体实施中，方法500可提供第一数据访问逻辑，该第一数据访问逻辑具有设置在第一存储器结构中的第一多路复用器，并且第一多路复用器耦接到第一存储器结构中的第一列。另外，方法500可提供第二数据访问逻辑，该第二数据访问逻辑具有设置在第二存储器结构中的第二多路复用器和冗余多路复用器，并且第二多路复用器可耦接到第二存储器结构中的第二列。另外，在一些情况下，冗余多路复用器耦接到第二存储器结构中的冗余列。
54.在一些具体实施中，方法500可提供设置在第一存储器结构中的第一控制逻辑，并且第一存储器结构中的第一多路复用器可由第一控制逻辑访问。另外，方法500可提供设置在所述第二存储器结构中的第二控制逻辑，并且第二存储器结构中的第二多路复用器和冗余多路复用器可由第二控制逻辑访问。
55.在一些具体实施中，第一多路复用器可具有将第一存储器结构中的第一列耦接到列移位逻辑部件的mux4逻辑，并且第二多路复用器可具有将第二存储器结构中的第二列耦接到列移位逻辑部件的mux4逻辑。另外，在一些情况下，冗余多路复用器可具有将第二存储器结构中的冗余列耦接到列移位逻辑部件的mux4逻辑。
56.应当预期的是，权利要求的主题不限于本文提供的各种具体实施和/或图示，而是应该包括根据权利要求的那些具体实施的任一修改形式，包括具体实施的部分和参考不同具体实施的各个元件的组合。还应当理解，在任何此类具体实施的开发中，如在任何工程或设计项目中，应该作出许多具体实施特定的决策以实现开发者的特定目标，诸如例如符合系统相关的约束和/或业务相关的约束，这些约束可能在不同具体实施之间变化。此外，应
当理解，此类开发工作可能是复杂且耗时的，但是尽管如此，对于受益于本公开的普通技术人员而言，这仍然是设计、制造和生产的常规任务。
57.本文描述了具有存储器架构和列移位逻辑部件的设备的各种具体实施。存储器架构可包括布置成多个列与冗余的存储器单元阵列，该多个列与冗余包括设置在第一区域中的存储器单元的第一列以及设置在与所述第一区域侧向地相反的第二区域中的存储器单元的第二列和存储器单元的冗余列。列移位逻辑部件可被配置为从多个列接收数据，将来自第一区域中的第一列的数据移位到第二区域中的冗余列中的第一组冗余列，并且将来自第二区域中的第二列的数据移位到第二区域中的冗余列中的第二组冗余列。
58.本文描述了具有多个存储器结构和列移位逻辑部件的设备的各种具体实施。多个存储器结构可具有第一存储器结构和第二存储器结构。第一存储器结构可具有多个列以及第一列，并且第二存储器结构可具有多个列以及第二列和冗余列。列移位逻辑部件可被配置为从从多个列接收数据，将来自第一存储器结构中的第一列的数据移位到第二存储器结构中的冗余列，并且将来自第二存储器结构中的第二列的数据移位到第二存储器结构中的冗余列。
59.本文描述了可提供具有多个列和冗余的存储器架构的方法的各种具体实施，该多个列和冗余包括第一列、第二列和冗余列。该方法可将第一列设置在第一区域中，并且该方法可将第二列和冗余列设置在与第一区域侧向地相反的第二区域中。该方法可将列移位逻辑部件耦接到存储器架构，以便从多个列接收数据，将来自第一区域中的第一列的数据移位到第二区域中的冗余列中的第一组冗余列，并且将来自第二区域中的第二列的数据移位到第二区域中的冗余列中的第二组冗余列。
60.已经详细地参考了各种具体实施，其示例在附图和图示中示出。在以下具体描述中，阐述了许多具体细节以提供对本文提供的公开内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的公开内容。在各种具体实施中，没有详细描述熟知的方法、规程、部件、电路和网络，以便不会不必要地模糊实施方案的细节。
61.还应当理解，虽然各个术语“第一”、“第二”等在本文中可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。此外，第一元件和第二元件分别均为元件，但它们不被认为是相同的元件。
62.在本文提供的本公开的描述中使用的术语是为了描述特定具体实施的目的，并且不旨在限制本文提供的公开内容。如本文中提供的公开内容和所附权利要求的描述中使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。如本文所用，术语“和/或”是指并涵盖相关联的列出项目中的一者或多者的任何和所有可能组合。当在本说明书中使用时，术语“包括”、“包含”和/或“含有”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组的存在或添加。
63.如本文所用，根据上下文，术语“如果”可被解释为意指“当
……
时”或“在
……
时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定
……”
或“如果检测到[所述条件或事件]”可被解释为意指“在确定
……
时”或“响应于确定
……”
或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“在
……
下方”和“在
……
上方”；以及指示给定点或元件上方或下方的相对位置的各种其他类似术语可与本文所述的各种技术的各种具体实施结合使用。
[0064]
虽然前述内容涉及本文所述的各种技术的具体实施，但是可以根据本文的公开内容想出其他和另外的具体实施，本文的公开内容可以由所附权利要求确定。虽然以特定于结构特征和/或方法动作的语言描述了本主题，但应当理解，所附权利要求中限定的主题不一定限于上述特定特征或动作。相反，上述的具体特征和/或动作被公开为实现权利要求的示例性形式。