具有链接的源电压供应调制的串行字线激励的制作方法

具有链接的源电压供应调制的串行字线激励
1.相关申请的交叉引用
2.本技术要求于2021年7月9日提交的美国临时专利申请no.63/219,925的优先权，其公开内容通过引用并入于此。
技术领域
3.本文中的实施例涉及利用静态随机存取存储器(sram)阵列的存储器内计算电路，并且明确地说，涉及用于存储器内计算操作的sram阵列的多行的同时存取的串行字线激活的性能。另外，串行字线激励可链接到正被存取的sram单元的源供应电压的调制。


背景技术：

4.参考图1，图1示出了存储器内计算电路10的示意图。电路10利用静态随机存取存储器(sram)阵列12，其由以具有n行和m列的矩阵格式布置的标准6t sram存储器单元14形成。作为替代方案，可替代地使用具有类似拓扑和功能性的标准8t存储器单元或其它位单元。每个存储器单元14被编程为存储用于存储器内计算操作的计算权重的位。在此上下文中，存储器内计算操作被理解为支持存储在存储器的多位单元中的多位权重的高维矩阵向量乘法(mvm)的形式。位单元组(在多位权重的情况下)可以被认为是虚拟突触元素。计算权重的每一位具有逻辑“1”或逻辑“0”值。
5.每个sram单元14包括字线wl和一对互补位线blt和blc。8t型sram单元还包括读字线rwl和读位线rbt。矩阵的公共行中的单元14通过公共字线wl(以及通过8t型实现中的公共读字线rwl)彼此连接。矩阵的公共列中的单元14通过一对公共互补位线blt和blc(以及通过8t型实现中的公共读位线rbl)彼此连接。每一字线wl，rwl由字线驱动器电路16驱动，所述字线驱动器电路16可实施为cmos驱动器电路(例如，形成逻辑反相器电路的串联连接的p沟道和n沟道mosfet晶体管对)。施加到字线且由字线驱动器电路16驱动的字线信号由输入到存储器内计算电路10的特征数据生成且由行控制器电路18控制。列处理电路20感测m列的互补位线对blt和blc(和/或读取位线rbl)上的模拟信号电压，并从这些模拟信号电压生成用于存储器内计算操作的判决输出。列处理电路20可以被实现为支持这样的处理，其中列上的电压首先被单独处理，然后接着是多个列输出的重新组合。
6.尽管未在图1中明确示出，但是应当理解，电路10还包括本领域技术人员已知的常规行解码，列解码和读写电路，用于将计算权重的位写入存储器阵列12的sram单元14，以及从存储器阵列12的sram单元14读取计算权重的位。
7.现在参考图2，每个存储单元14包括两个交叉耦合的cmos反相器22和24，每个反相器包括串联连接的p沟道和n沟道mosfet晶体管对。反相器22和24的输入和输出被耦合以形成锁存电路，该锁存电路具有存储所存储数据位的互补逻辑状态的真数据存储节点qt和互补数据存储节点qc。单元14还包括两个转移(传输门)晶体管26和28，其栅极端子由字线wl驱动。晶体管26的源极－漏极路径连接在真数据存储节点qt和与真位线blt相关联的节点之间。晶体管28的源极－漏极路径连接在互补数据存储节点qc和与互补位线blc相关联的
节点之间。每一反相器22和24中的p沟道晶体管30和32的源极端子经耦合以在高供应节点处接收高供应电压(例如，vdd)，而每一反相器22和24中的n沟道晶体管34和36的源极端子经耦合以在低供应节点处接收低供应电压(例如，接地(gnd)参考)。虽然图2专门针对6t型单元的使用，但是本领域技术人员将认识到，8t型单元被类似地配置，并且将进一步包括耦合到存储节点之一的信号路径，并且包括耦合到读取字线rwl和由读取字线rwl上的信号驱动的栅极的传输(传输门)晶体管。字线驱动器电路16还通常经耦合以在高供应节点处接收高供应电压(vdd)且参考低供应节点处的低供应电压(gnd)。
8.行控制器电路18执行选择字线wl《0》到wl《n－1》中的哪一者在存储器内计算操作期间将被同时并行存取(或激励)的功能，并且进一步执行根据所述存储器内计算操作的特征数据来控制将脉冲信号施加到字线的功能。仅作为示例，图1示出了利用脉冲字线信号同时激励所有n条字线，应当理解，存储器内计算操作可以替代地利用少于sram阵列的所有行的同时激励。在给定互补位线对blt和blc上生成(或在8t型实施方案中在读取位线rbl上生成)的模拟信号电压取决于存储在对应列的存储器单元14中的计算权重的位的逻辑状态和施加到那些存储器单元14的特征数据的脉冲字线信号的宽度。
9.图1所示的实现方式示出了用于存储器内计算操作的所施加的字线信号的脉宽调制(pwm)形式的示例。对所施加的字线信号使用pwm或周期脉冲调制(ptm)是用于基于乘累加(mac)操作的向量的线性度的存储器内计算操作的常用技术。脉冲字线信号格式可以进一步发展为编码脉冲序列，以管理存储器内计算操作的特征数据的块稀疏性。因此，应认识到，当响应于特征数据同时驱动多个字线时，可使用用于所施加的字线信号的任意组的编码方案。此外，在更简单的实施方案中，应了解，在同时激励中所施加的所有字线信号可替代地具有相同的脉冲宽度。
10.图3是示出预充电控制信号pch的断言(逻辑高)的时序图，该预充电控制信号pch使位线预充电电路将互补位线对blt和blc充电到vdd电压电平，然后使预充电控制信号pch解除断言(逻辑低)，随后响应于给定存储器内计算操作的计算周期的特征数据，将脉宽调制字线信号同时施加到sram阵列12中的多行存储器单元14。模拟信号电压va，t和va，c分别在互补位线对blt和blc上随时间发展，响应于那些字线信号的脉冲宽度和存储在存储器单元14中的计算权重的位的逻辑状态从预充电电压vdd下降。所示的模拟电压va电平的表示仅仅是一个示例。在计算周期结束时再次断言预充电控制信号pch，以在下一计算周期之前将位线电压返回到预充电vdd电平。应注意，存在位线blt和blc中的至少一者上的模拟电压可能从预充电(vdd)电压下降到相对于列的存储器单元14中的一者中的所存储数据位值发生不需要的数据翻转的电平的风险。例如，存储在列的单元14中的逻辑“1”状态可以被翻转为逻辑“0”状态。这种数据翻转在存储在存储单元中的计算权重中引入了数据误差，从而危及随后的存储器内计算操作的准确性。
11.由于过量的位线电压降低而发生的不希望的数据翻转主要是在存储器内计算操作期间在矩阵向量乘法模式中字线的同时并行存取的影响。由于当位线接近供应电压vdd的电平时在串行位单元存取中发生的静态噪声裕度(snm)问题，该问题不同于sram位单元的正常数据翻转。在串行存取期间，正常数据翻转改为由数据存储节点qt或qc的接地反弹引起。
12.解决串行位单元存取snm故障问题的已知解决方案是将字线电压降低少量，并且
此通常通过字线驱动器的短路及使用泄放器路径来实现。然而，在存储器内计算操作期间对多个字线的并行存取替代地需要激进－缓慢降低/调制(rwlm)(radical-wl lowering/modulation)。另外，解决前述问题的已知解决方案是在所有集成电路处理角上施加固定字线电压降低(例如，施加等于vdd/2的电压vwlud)，以便确保最差的集成电路处理角。然而，这种字线欠驱动(wlud)解决方案具有已知的缺点，即位线上的读取电流相应减小，这可能对计算性能具有负面影响。此外，固定字线欠驱动电压的使用可增加跨越阵列的读取电流的可变性，从而导致存储器内计算操作的准确度损失。
13.另一解决方案是对每个存储器单元14使用专门的位单元电路设计，其在存储器内计算操作的多行的同时(并行)存取期间不太可能遭受不希望的数据翻转。这种解决方案的关注点是增加这种位单元电路的占用电路面积。对于某些存储器内计算电路应用来说，最好保留阵列12中使用标准6tsram单元(图2)或8tsram单元所提供的优点。
14.因此，本领域中需要支持标准6t(或8t)sram单元的存储器内计算电路使用，同时确保在同时行存取期间防止不需要的数据翻转。


技术实现要素：

15.在一个实施例中，一种电路包括：存储器阵列，其包括以布置在多个行和多个列的矩阵形式中的多个静态随机存取存储器(sram)单元，每一列包括连接到所述列的所述sram单元的位线对，并且每一行包括：第一字线，其被配置为驱动耦合在所述sram单元的第一数据节点与所述位线对中的一个位线之间的所述sram单元的第一传输门晶体管；及第二字线，其被配置为驱动所述sram单元的第二传输门晶体管，所述第二传输门晶体管耦合在所述sram单元的第二数据节点与所述位线对中的另一位线之间；用于每一行的第一字线驱动器电路，其具有经连接以驱动所述行的所述第一字线的输出；用于每一行的第二字线驱动器电路，其具有经连接以驱动所述行的所述第二字线的输出；行控制器电路，其被配置为通过经由所述第一字线驱动器电路向所述第一字线施加脉冲而在存储器内计算操作的第一阶段中仅同时激励所述第一字线，并且然后通过经由所述第二字线驱动器电路向所述第二字线施加脉冲而在所述存储器内计算操作的第二阶段中仅同时激励所述第二字线；列处理电路，所述列处理电路连接到每列的所述位线对，并且被配置为响应于所述存储器内计算操作的所述第一阶段和第二阶段来处理在所述位线对上生成的模拟电压，以生成判决输出；以及源供应调制电路，其被配置为在存储器内计算操作的第一阶段和第二阶段期间将用于sram单元的调制参考供应电压从接地电压切换到负电压。
16.在一个实施例中，一种电路包括：存储器阵列，其包括多个存储器单元，每一存储器单元包括锁存器电路，所述锁存器电路包括具有第一数据节点和第一低供应节点的第一侧，并且锁存器电路进一步包括具有第二数据节点和第二低供应节点的第二侧；其中所述多个存储器单元被布置在具有多行和多列的矩阵中，每一列包括连接到所述列的存储器单元的位线对，并且每一行包括连接到所述锁存器电路的第一侧的第一字线和连接到所述锁存器电路的第二侧的第二字线；行控制器电路，其被配置为在存储器内计算操作的第一阶段中仅向所述第一字线同时施加脉冲，然后在所述存储器内计算操作的第二阶段中仅向所述第二字线同时施加脉冲；列处理电路，所述列处理电路连接到每列的所述位线对，并且被配置为响应于所述存储器内计算操作的所述第一阶段和第二阶段来处理在所述位线对上
生成的模拟电压，以生成判决输出；及源极供应调制电路，其被配置为在所述第二阶段期间将所述第一低供应节点处的第一调制参考供应电压从接地电压切换到负电压，并且在所述第一阶段期间将所述第二低供应节点处的第二调制参考供应电压从所述接地电压切换到所述负电压。
17.在一个实施例中，电路包括由位线按列连接、并且由耦合到sram单元的第一数据存储侧和第二数据存储侧的第一字线和第二字线按行连接的sram单元。对于存储器内计算操作，分别在第一阶段和第二阶段中并行地激励第一字线并且接着并行地激励第二字线。处理第一阶段和第二阶段中的位线电压以生成存储器内计算操作决策。以链接到使用第一字线和第二字线的sram单元的串行存取的方式在接地电压与负电压之间选择性地调制sram单元的低供应节点参考电压。在第二阶段期间，当并行地同时激励第二字线时，第一数据存储侧接收负电压并且第二数据存储侧接收接地电压。相反，在第一阶段期间，当第一字线同时被并行激励时，第二数据存储侧接收负电压，而第一数据存储侧接收接地电压。
附图说明
18.为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
19.图1是存储器内计算电路的示意图；
20.图2是使用图1所示的存储器内计算电路的存储器阵列的标准6t静态随机存取存储器(sram)单元的电路图；
21.图3是说明图1的电路的存储器内计算操作的时序图；
22.图4是用于提供时分复用位线过驱动电压和访问的电路的实施例的电路图；
23.图5是使用图4所示的存储器内计算电路的存储器阵列的6tsram单元的电路图；
24.图6是说明图4的电路的存储器内计算操作的时序图；
25.图7是用于提供连接到源极供应调制的时间复用位线过驱动电压和访问的电路的实施例的电路图；
26.图8是使用图7所示的存储器内计算电路的存储器阵列的6tsram单元的电路图；
27.图9是说明图7的电路的存储器内计算操作的时序图；
28.图10是用于提供调制参考供应电压的电路的实施例的电路图；
29.图11是用于提供调制参考供应电压的电路的实施例的电路图；
30.图12是用于提供调制参考供应电压的电路的实施例的电路图；
31.图13是用于提供调制参考供应电压的电路的实施例的电路图；以及
32.图14是流程图。
具体实施方式
33.现在参考图4，图4示出了存储器内计算电路110的示意图。图1和图4中相同的附图标记表示相同或相似的部件，其描述将不再重复(参见上面的描述)。电路110与电路10的不同之处在于，用于每个sram单元的锁存器的真侧和互补侧的字线访问控制已经被分割，如图5中更详细示出的。每个单元14包括用于锁存器的真侧的第一转移(传输门)晶体管26，其具有由第一字线wl1驱动的栅极端子。晶体管26的源极－漏极连接在真数据存储节点qt和与真位线blt相关的节点之间。每一单元14进一步包括用于锁存器的互补侧的第二转移(传
输门)晶体管28，其具有由第二字线wl2驱动的栅极端子。晶体管28的源极－漏极连接在互补数据存储节点qc和与互补位线blc相关的节点之间。通过此配置，可独立控制对存储器单元14的每一侧的字线存取。该电路还支持响应于访问/读取锁存器的真侧的特征数据而仅与第一字线wl1的激励相关联的存储器内计算操作的一个阶段(第一阶段p1)的性能，以及响应于访问/读取锁存器的互补侧的特征而仅与第二字线wl2的激励相关联的存储器内计算操作的另一阶段(第二阶段p2)的性能。施加到第一字线和第二字线wl1和wl2的字线信号响应于相同的特征数据而生成且将具有相同的脉冲宽度。
34.图6是示出存储器内计算操作的计算周期的电路操作的时序图，该计算周期相对于阵列的给定列中的sram单元的锁存器的真侧和补侧以时间复用方式执行。给定列的真位线blt和补位线blc均由位线预充电电路预充电到所需电压电平(此处以实例方式展示为vdd电压电平，但可选择其它电压电平)。在从时刻ta1开始的计算周期的第一阶段p1中，其中对锁存电路的真侧进行访问，位线预充电终止，并且响应于给定的存储器内计算操作的特征数据，由行控制器电路18仅对sram阵列12中多行存储单元14的第一字线wl1同时施加脉宽调制字线信号。模拟信号电压va，t随着时间在真位线blt上发展，响应于那些字线信号的脉冲宽度和存储在存储器单元14的真侧上的计算权重的位的逻辑状态而从预充电电压电平vdd下降。所示的模拟电压va，t电平的表示仅仅是一个示例。
35.在开始于时间ta2的计算周期的第二阶段p2中，其中对锁存器电路的互补侧进行存取，响应于给定存储器内计算操作的特征数据，由行控制器电路18将脉宽调制字线信号(具有与阶段p1中相同的特征数据和脉冲宽度)同时施加到sram阵列12中的多行存储器单元14的仅第二字线wl2。模拟信号电压va，c在互补位线blc上随时间发展，响应于那些字线信号的脉冲宽度和存储在存储器单元14的互补真侧上的计算权重的位的逻辑状态而从预充电电压电平vdd下降。所示的模拟电压va，c电平的表示仅仅是一个示例。
36.列处理电路20感测m列的互补位线对blt和blc上的模拟信号电压，并根据这些模拟信号电压生成存储器内计算操作的判决输出。应注意，模拟信号电压va，t和va，c的取样通常由列处理电路20在两个单独时间进行，第一时间与在第一阶段p1(在时间ts1)期间将脉冲宽度调制字线信号同时施加到第一字线wl1相关联，其中对锁存器电路的真侧进行存取，并且第二时间与在第二阶段p2(在时间ts2)期间将脉冲宽度调制字线信号同时施加到第二字线wl1相关联，其中对锁存器电路的互补侧进行存取。后取样(即，在时间ts2处或之后)将位线预充电回到预充电电压电平。
37.现在参考图7，图7示出了存储器内计算电路210的示意图。图1和图7中相同的附图标记表示相同或相似的部件，其描述将不再重复(参见上面的描述)。电路210与电路10的不同之处在于，用于每个sram单元的锁存器的真侧和互补侧的字线访问控制已经被分割，如图8中更详细示出的。每个单元14包括用于锁存电路真侧的第一转移(传输门)晶体管26，其具有由第一字线wl1驱动的栅极端子。晶体管26的源极－漏极连接在真数据存储节点qt和与真位线blt相关的节点之间。每一单元14进一步包括用于锁存器电路的互补侧的第二转移(传输门)晶体管28，其具有由第二字线wl2驱动的栅极端子。晶体管28的源极－漏极连接在互补数据存储节点qc和与互补位线blc相关的节点之间。通过此配置，可独立控制对存储器单元14的锁存器电路的每一侧的字线存取。该电路还支持存储器内计算操作的一个阶段(第一阶段p1)的性能和存储器内计算操作的另一阶段(第二阶段p2)的性能，该存储器内计
算操作的一个阶段与响应于特征数据仅激励第一字线wl1以访问/读取锁存器电路的真侧相关联，该存储器内计算操作的另一阶段与响应于特征数据仅激励第二字线wl2以访问/读取锁存器电路的互补侧相关联。第一字线和第二字线wl1和wl2上的字线信号响应于特征数据而生成且将具有相同的脉冲宽度。
38.电路210与电路10的不同之处还在于，提供了源极供应调制电路222以控制每个sram单元14中的下拉晶体管的源极端子处的参考电压电平(即，对于锁存器电路的每侧上的反相器，在低供应节点处存在电压的单独调制)。每个存储单元14包括形成锁存电路的两个交叉耦合的cmos反相器22和24。每个反相器22和24中的p沟道晶体管30和32的源极端子经耦合以在高供应节点处接收高供应电压(例如，正电压vdd)。然而，不同于图2和图5中所示的实施方案，与数据存储节点qt相关联的锁存器电路的真侧上的(下拉)n沟道晶体管34的源极端子经耦合以在真低供应节点224处接收(第一)调制参考供应电压vsst，并且与数据存储节点qc相关联的锁存器电路的互补侧上的(下拉)n沟道晶体管36的源极端子经耦合以在互补低供应节点226处接收(第二)调制参考供应电压vssc。锁存器电路的真侧处的调制参考供应电压vsst和锁存器电路的互补侧处的调制参考供应电压vssc的电压电平可独立控制。特别地，每个电压电平由源极供应调制电路222选择性地控制为处于接地参考电压(gnd)或负参考电压(vneg)。甚至更具体地，如以下将详细解释的，真实低供应节点224和互补低供应节点226处的电压的调制(例如，gnd和vneg电平之间的切换)取决于与存储器内计算操作的性能有关的电路210的操作阶段，并且可以链接到对存储器单元14的锁存器电路的每一侧的字线访问的独立控制。
39.应当注意，电压vneg的负绝对值优选地由以下限定：a)当下拉晶体管34的源极被带到负电压电平且第二字线wl2被断言时，在qt节点上保持逻辑1状态，以及b)当下拉晶体管36的源极被带到负电压电平且第一字线wl1被断言时，在qc节点上保持逻辑1状态。
40.每当执行存储器内计算操作的阶段p1时，行控制器电路18断言阶段p1使能信号p1_en。源供应调制电路222通过选择性地将每一sram单元14中的锁存器电路的互补侧的互补低供应节点226处的调制参考供应电压vssc的电压电平切换到负参考电压vneg来响应阶段p1使能信号p1_en的断言，其中对锁存器电路的真侧进行存取。应注意，此选择性切换对维持在接地参考电压gnd处的每一sram单元14中的真低供应节点224处的调制参考供应电压vsst的电压电平不具有任何影响。类似地，每当执行存储器内计算操作的阶段p2时，行控制器电路18断言阶段p2使能信号p2_en。源供应调制电路222通过选择性地将每一sram单元14中的锁存器电路的真侧的真低供应节点224处的调制参考供应电压vsst的电压电平切换到负参考电压vneg来响应阶段p2使能信号p2_en的断言，其中对锁存器电路的互补侧进行存取。应注意，此选择性切换对维持在接地参考电压gnd处的每一sram单元14中的互补低供应节点226处的调制参考供应电压vssc的电压电平不具有任何影响。
41.图9是示出存储器内计算操作的计算周期的电路操作的时序图，所述存储器内计算操作相对于对阵列的给定列中的sram单元14的锁存器的真侧和补侧的访问/读取以时间复用方式执行，其中该操作与每个sram单元14中的真低供应节点224处的电压电平的调制和每个sram单元14中的补低供应节点226处的电压电平的调制相关联。给定列的真位线blt和补位线blc均由位线预充电电路预充电到所需电压电平(此处以实例方式展示为vdd电压电平)；但是应当理解，可以使用用于预充电电压的另一电压电平。
42.在开始于时间ta1的计算周期的第一阶段p1中，位线的预充电终止，并且源极供应调制电路222通过将与每一sram单元14中的互补低供应节点226处的锁存器的互补侧相关联的调制参考供应电压vssc的电压电平从接地电压gnd切换到负参考电压vneg(同时将每一sram单元14中的真实低供应节点224处的调制参考供应电压vsst的电压电平维持在接地参考电压gnd处)来响应与存取锁存器的真侧相关联的阶段p1使能信号p1_en的断言。行控制器电路18还响应于真侧(即，在真实数据存储节点qt和位线blt处)的给定存储器内计算操作的特征数据，仅将脉宽调制字线信号同时施加到sram阵列12中的多行存储器单元14的第一字线wl1。模拟信号电压va，t随着时间在真位线blt上发展，响应于那些字线信号的脉冲宽度和存储在存储器单元14的真侧上的计算权重的位的逻辑状态而从预充电电压电平vdd下降。所示的模拟电压va，t电平的表示仅仅是一个示例。将互补低供应节点226处的调制参考供应电压vssc的电压电平调制为锁存器电路的与读取存取相反的侧上的负参考电压vneg的有利效应是增强每一单元14中的(上拉)p沟道晶体管30的强度以保持存储在互补数据存储节点qc处的逻辑“1”状态。这提供了针对由于锁存器电路的真侧上的模拟电压va，t电平的下降而导致的从逻辑“1”到逻辑“0”的不希望的数据翻转的改进的抗扰性。
43.在开始于时间ta2的计算周期的第二阶段p2中，源供应调制电路222通过将与每一sram单元14中的真低供应节点224处的锁存器的真侧相关联的调制参考供应电压vsst的电压电平切换到负参考电压vneg(同时将每一sram单元14中的互补低供应节点226处的调制参考供应电压vssc的电压电平维持在接地参考电压gnd)来响应于与存取锁存器的互补侧相关联的阶段p2使能信号p2_en的断言。行控制器电路18还响应于互补侧上(即，在互补数据存储节点qc和位线blc处)的给定存储器内计算操作的特征数据，将脉宽调制字线信号(具有与阶段p1中相同的特征数据和脉冲宽度)仅施加到sram阵列12中的多行存储器单元14的第二字线wl2。模拟信号电压va，c在互补位线blc上随时间发展，响应于那些字线信号的脉冲宽度和存储在存储器单元14的互补侧上的计算权重的位的逻辑状态而从预充电电压电平vdd下降。所示的模拟电压va，c电平的表示仅仅是一个示例。将真低供应节点224处的调制的参考供应电压vsst的电压电平调制为锁存器电路的与读取存取相反的侧上的负参考电压vneg的有利效应是增强每一单元14中的(上拉)p沟道晶体管32的强度以保持存储在真数据存储节点qt处的逻辑“1”状态。由于锁存器电路的互补侧上的模拟电压va，c电平的下降，这提供了针对从逻辑“1”到逻辑“0”的不希望的数据翻转的改进的抗扰性。
44.列处理电路20感测m列的互补位线对blt和blc上的模拟信号电压，并根据这些模拟信号电压生成存储器内计算操作的判决输出。应注意，模拟信号电压va，t和va，c的取样通常由列处理电路20在两个单独时间进行，第一时间与在第一阶段p1期间(在时间ts1处)将脉冲宽度调制字线信号同时施加到第一字线wl1相关联，并且第二时间与在第二阶段p2期间(在时间ts2处)将脉冲宽度调制字线信号同时施加到第二字线wl1相关联。后取样(即，在时间ts2处或之后)将位线预充电回到预充电电压电平。
45.现在参考图10，其示出了用于提供调制参考供应电压vsst和vssc的源极供应调制电路222内的电路300的实施例的电路图。电路300包括第一n沟道mosfet器件302，其具有耦合(优选地直接连接)到地gnd参考节点的源极和耦合(优选地直接连接)到(下拉)n沟道晶体管34的源极端子的多个(如果不是全部的话)真低供应节点224的漏极，所述真正低供应节点224位于锁存电路(与数据存储节点qt相关联)的真正一侧，所述锁存电路被耦合以接
收调制的参考供应电压vsst。晶体管302的栅极经耦合以接收阶段p2使能信号p2_en。第一电容器304具有耦合(优选地直接连接)到晶体管302的栅极的第一端子和耦合(优选地直接连接)到真低供应节点224的第二端子。第二n沟道mosfet器件306的源极耦合(优选地直接连接)到锁存器电路(与数据存储节点qc相关联)的互补侧上的(下拉)n沟道晶体管36的源极端子的许多(如果不是全部的话)互补低供应节点226，所述锁存器电路被耦合以接收调制的参考供应电压vssc。晶体管306的栅极经耦合以接收阶段p1使能信号p1_en。第二电容器308具有耦合(优选地直接连接)到晶体管306的栅极的第一端子和耦合(优选地直接连接)到互补低供应节点226的第二端子。
46.电路300如下操作。当阶段p2使能信号p2_en和阶段p1使能信号p1_en被解除断言(逻辑高)时，晶体管302和306导通，并且在第一电容器和第二电容器304和308上存储近似等于供应电压vdd的升压电压。此外，因为晶体管302和306导通，所以此时真实低供应节点224和互补低供应节点226处的电压电平保持在接地gnd参考电压。在第一阶段p1中，断言阶段p1使能信号p1_en(逻辑低)，并且通过存储在第二电容器308上的升压电压将互补低供应节点226处的电压升压到负参考电压vneg的电平(其中负电压电平由电容器比率设定且通常在几百毫伏的量级上)。如上所述，当同侧下拉晶体管的源极被带到负电压电平且相对侧字线被断言时，电压vneg的负绝对值受到锁存节点上的逻辑1状态的保持的限制。相反，在第二阶段p2中，阶段p2使能信号p2_en被断言(逻辑低)，并且真实低供应节点224处的电压通过存储在第一电容器304上的升压电压升压到负参考电压vneg的电平。
47.现在参考图11，其示出了用于提供调制参考供应电压vsst和vssc的源极供应调制电路222内的电路310的实施例的电路图。电路310包括第一n沟道mosfet器件312，其具有耦合(优选地直接连接)到地gnd参考节点的源极和耦合(优选地直接连接)到许多(如果不是的话)真实低供应节点224，用于锁存电路(与数据存储节点qt相关联)的真实侧上的(下拉)n沟道晶体管34的源极端子，其被耦合以接收调制的参考供应电压vsst。晶体管312的栅极经耦合以接收阶段p2使能信号p2_en。多个开关电容器电路314耦合在晶体管312的栅极和真低供应节点224之间。每个开关电容器电路314包括与开关s(其可以由晶体管器件实现)串联连接的电容器c。第二n沟道mosfet器件316具有耦合(优选地直接连接)到地gnd参考节点的源极和耦合(优选地直接连接)到锁存器电路(与数据存储节点qc相关联)的互补侧上的(下拉)n沟道晶体管36的源极端子的许多(如果不是全部的话)互补低供应节点226的漏极，所述互补低供应节点226被耦合以接收调制的参考供应电压vssc。晶体管316的栅极经耦合以接收阶段p1使能信号p1_en。多个开关电容器电路318耦合在晶体管316的栅极与互补低供应节点226之间。每个开关电容器电路318包括与开关s(其可以由晶体管器件实现)串联连接的电容器c。数字控制电路320生成多位数字控制信号csel，该多位数字控制信号csel与控制所生成的负参考电压vneg的电平相关地选择性地激励开关电容器电路314和318的一个或多个开关s。
48.电路310以类似于电路300的方式操作，除了电路310允许通过选择性开关s激励来调制负参考电压vneg的电平。被启动的开关s越多，所生成的负参考电压vneg就越负。需要对存储器单元14中的上拉晶体管的强度进行调制以确保所存储数据的稳定性。通过开关s的选择性激励，可以优化上拉强度调制而不浪费额外的能量。该强度调制可以取决于集成电路处理和/或温度信息。例如，如果过程信息指示存储器单元12的mosfet器件处于快－慢
处理角(其中nmos速度快且pmos速度慢)，则数字控制电路320可断言多位数字控制信号csel的位，以便控制开关电容器电路314和318的选择，从而为负参考电压vneg提供相对较高的电压电平(例如，高于标称或典型的负电压电平)。类似地，如果温度信息指示相对较低的温度，则可以通过多位数字控制信号csel来选择负电压电平的较低绝对值；相反地，对于相对较高的温度，选择可以改为由负电压电平的较高绝对值构成。
49.现在参考图12，其示出了用于提供调制参考供应电压vsst和vssc的源极供应调制电路222内的电路330的实施例的电路图。电路330包括电压生成器电路332，其被配置为生成负参考电压vneg。电压生成器电路332可(例如)包括电压调节器电路(例如低压降(ldo)调节器)，其从输入电压生成负参考电压vneg。或者，电压生成器电路332可(例如)包括从供应电压vdd生成负参考电压vneg的电荷泵电路。
50.第一切换电路334(在此仅通过实例说明为模拟多路复用电路)具有被配置为接收从电压生成器电路332输出的负参考电压vneg的第一输入及被配置为接收接地gnd参考电压的第二输入。第一切换电路334的输出耦合(优选地直接连接)到锁存器电路(与数据存储节点qt相关联)的真侧上的(下拉)n沟道晶体管34的源极端子的许多(如果不是全部的话)真低供应节点224，所述锁存器电路经耦合以接收调制的参考供应电压vsst。由第一开关电路334执行的选择操作由阶段p2使能信号p2_en控制。当阶段p2使能信号p2_en被解除断言时，第一开关电路334施加接地参考电压gnd作为调制参考供应电压vsst。相反地，当阶段p2使能信号p2_en被断言时，第一开关电路334施加负参考电压vneg作为调制参考供应电压vsst。
51.第二切换电路336(此处仅通过实例说明为模拟多路复用电路)具有被配置为接收从电压生成器电路332输出的负参考电压vneg的第一输入及被配置为接收接地gnd参考电压的第二输入。第二切换电路336的输出耦合(优选地直接连接)到锁存器电路(与数据存储节点qc相关联)的互补侧上的(下拉)n沟道晶体管36的源极端子的许多(如果不是全部的话)互补低供应节点226，所述锁存器电路经耦合以接收调制的参考供应电压vssc。由第二开关电路336执行的选择操作由阶段p1使能信号p1_en控制。当阶段p1使能信号p1_en被解除断言时，第二开关电路336施加接地参考电压gnd作为调制参考供应电压vssc。相反地，当阶段p1使能信号p1_en被断言时，第二开关电路336施加负参考电压vneg作为调制参考供应电压vssc。
52.现在参考图13，其示出了用于提供调制参考供应电压vsst和vssc的源极供应调制电路222内的电路350的实施例的电路图。图12和13中相同的附图标记表示相同或相似的部件，其描述将不再重复(参见上面的描述)。电路350与电路330的不同之处在于，根据集成电路处理和/或温度条件来调制负参考电压vneg的电平。
53.电压发生器电路332接收控制信号vsel，其在一个实施例中是数字信号，但也可以是模拟控制信号。控制信号vsel的位的数字值选择由电压发生器电路332输出的负参考电压vneg的电平。控制信号vsel由控制电路114响应于集成电路处理和/或温度信息而生成，并且因此以取决于所述集成电路处理和/或温度信息的方式来调制负参考电压vneg的电平。
54.集成电路处理信息是存储在控制电路114内的存储器m中的数字代码。数字代码表示处理批次的中心，并且由诸如环形振荡器(ro)的电路生成，该电路的输出频率根据集成
电路处理而变化。因此，ro电路的输出频率表示处理中心，并且可以容易地转换成数字代码(例如，通过使用计数器电路)。控制电路114内的过程监控电路116可以根据所存储的用于集成电路过程的数字代码来生成控制信号vsel的数字值。例如，过程监控电路116可以包括查找表(lut)，该查找表将每个数字代码与控制信号vsel的数字值相关联，用于提供负参考电压vneg的特定电平，该特定电平将为每个单元14中的(上拉)p沟道晶体管的强度生成最佳增强电平，用于保持逻辑“1”状态并确保在给定集成电路过程角时防止不希望的数据翻转。控制电路114输出与所存储的数字相关的控制信号vsel的数字值，并且电压发生器电路332通过生成负参考电压vneg的相应电平来响应。
55.温度信息由温度传感电路118生成并表示集成电路的当前温度。温度检测电路118可以选择，修改或调节作为检测温度的函数的控制信号vsel的数字值。例如，温度感测电路118可以包括查找表(lut)，其指定控制信号vsel的数字值的特定(正的或负的)调整，用于提供负参考电压vneg的特定电平的相应调谐，其将在给定集成电路处理角和当前温度条件的情况下生成最佳性能。
56.现在参考图14，其示出了图13的电路的控制电路114和过程监控电路116的操作的流程图。在步骤140中，从存储器m中读取所存储的用于集成电路处理的数字代码。在一个实施例中，用于集成电路处理的数字代码在工厂被加载到存储器m中，并且该数字代码基于用于集成电路制造批次(例如，源晶片)的所识别的集成电路处理特性(快/慢拐角等)，从该集成电路制造批次获得集成电路。接下来，在步骤142中，确定所读取的用于集成电路处理的数字代码是否指示存储器单元12的mosfet装置处于某集成电路处理角(例如，其中nmos速度快且pmos速度慢－“fs”角)。如果是，则在步骤144中选择控制信号vsel的数字值，该数字值对应于所读取的数字代码并且将使电压发生器电路332生成高于标称(或默认或典型)电平的负参考电压vneg的电平。高于标称电平的效果是增加上拉晶体管的强度并提供更好的稳定性和对位单元翻转的抗性。如果在步骤142中为否，则在步骤146中确定用于集成电路处理的读取数字代码是否指示存储器单元12的mosfet装置处于另一集成电路处理角(例如，其中nmos速度慢且pmos速度快－“sf”角)。如果是，则在步骤148中选择控制信号vsel的数字值，该数字值对应于所读取的数字代码并且将使电压发生器电路332生成低于标称(或默认或典型)电平的负参考电压vneg的电平。低于标称电平的效果是确保具有节省功率的最佳负电压电平的位单元稳定性。如果在步骤146中为否，则在步骤150中，选择控制信号vsel的数字值，该数字值对应于所读取的数字代码，并且将使电压发生器电路332标称电平的负参考电压vneg的电平。
57.尽管图14的过程设想了三个电平的电压控制(高于，低于和等于标称)，但是应当理解，这仅仅是示例性的。可将额外的测试步骤添加到图14的过程中以测试其它集成电路过程角或过程相关条件，其中每一测试具有相关联的数字代码和控制信号vsel的数字值，以用于设定由电压生成器电路332生成的负参考电压vneg的对应电平。
58.前面的描述已经通过示例性和非限制性的示例提供了本发明的示例性实施例的完整和信息性的描述。然而，当结合附图和所附权利要求书阅读时，鉴于前述描述，各种修改和调适对于相关领域的技术人员可变得显而易见。然而，本发明教导的所有这些和类似修改仍将落入所附权利要求限定的本发明的范围内。