用于NAND存储器编程的架构和方法与流程

用于nand存储器编程的架构和方法
1.本技术是针对申请日为2020年9月24日，申请号为202080002506.x，发明名称为用于nand存储器编程的架构和方法的分案申请。
技术领域
2.本发明实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法。


背景技术：

3.闪速存储装置近来经历了快速发展。闪速存储装置能够在不施加电压的情况下在长时段内保持所存储的数据。此外，闪速存储装置的读取速率相对较高，并且易于擦除所存储的数据以及向闪速存储装置内重写数据。因而，闪速存储装置被广泛地应用到微型计算机、自动化控制系统等当中。为了提高闪速存储装置的位密度以及降低其位成本，三维(3d)nand(与非)闪速存储装置已经被开发了出来。
4.随着电子系统的性能和复杂度的提高，对系统内的额外存储器的需求也随之提高。然而，为了持续降低系统的成本，必须使部件的数量保持最低。这可以通过利用诸如三层单元(tlc)的技术来提高集成电路的存储密度而实现。例如，tlc nand闪存存储器是非常有成本效益的非易失性存储器。三层单元通过将位模式分配到存储在单元上的特定阈值电压(vt)范围而利用了传统闪存单元的模拟性质。这种技术允许每单元存储三个位，这取决于分配给该单元的电压范围的数量以及所分配的电压范围在存储单元的寿命期的操作期间的稳定性。


技术实现要素：

5.在本公开中，实施例涉及用于基于算法对3d-nand存储装置的三层单元编程的设备和方法，该算法启用具有降低数量的锁存器的页缓存器中的非破坏性模式程序。
6.根据本公开的一个方面，提供了一种对存储装置编程的方法，其中，该存储装置可以包括高速缓存结构和存储单元。在该方法中，可以将禁止信息存储至该高速缓存结构的第一锁存器和第二锁存器。可以将第一状态编程电压施加至存储单元的数据线，从而将存储单元编程至第一状态。可以将第一状态验证电压施加至存储单元的数据线，从而对存储单元执行第一状态验证操作。第一状态验证操作可以基于第一目标值验证存储单元的第一状态阈值电压，并且还生成第一状态验证操作的失败模式数据。失败模式数据可以而被存储至第二锁存器，并且指示通过第一状态验证操作的第一部分存储单元和未通过第一状态验证操作的第二部分存储单元。此外，可以将经调整的第一状态验证电压施加至未通过第一状态验证操作的第二部分存储单元的数据线，从而对第二部分存储单元执行经调整的第一状态验证操作。经调整的第一状态验证操作可以验证被施加了经调整的第一状态验证电压的第二部分存储单元的第一状态阈值电压。
7.在该方法中，可以基于验证状态计数器的计数器值小于第一值将所述第一状态编程电压施加至存储单元的数据线，从而将存储单元编程至该第一状态。针对验证状态计数
器的计数器值的第一值可以为八，并且验证状态计数器的计数器值可以指示对存储单元的哪一状态编码。
8.为了将第一状态编程电压施加至存储单元的位线，可以根据存储在第一锁存器中的禁止信息和计数器值确定初始第一状态编程电压。可以采用第一锁存器中的初始经调整验证信息(或3bl信息)代替所述初始信息。可以基于初始第一状态编程电压和该初始经调整验证信息确定第一状态编程电压。初始经调整验证信息可以指示哪些存储单元在经调整的第一状态验证操作之前的先前的经调整验证操作中接收了先前的经调整验证电压。
9.在一些实施例中，在施加第一状态验证电压之前，可以使第一锁存器中的禁止信息反转，以形成经反转的禁止信息，其中，经反转禁止信息可以指示存储单元的未经验证的状态，其包括第一状态和第一状态以后的其余状态。
10.在一些实施例中，在将禁止信息存储至高速缓存结构的第一锁存器和第二锁存器时，可以将存储单元的下页信息存储至高速缓存结构的第三锁存器，可以将存储单元的中页信息存储至高速缓存结构的第四锁存器，并且可以将存储单元的上页信息存储至高速缓存结构的第五锁存器。
11.在该方法中，在执行了第一状态验证操作之后，可以将第一状态失败验证信息添加至第一锁存器，其中，第一状态失败验证信息可以指示未通过第一状态验证操作的该第二部分存储单元。
12.在该方法中，在执行了经调整的第一状态验证操作之后，可以将禁止信息和经调整的第一状态验证信息存储至第二锁存器，其中，经调整的第一状态验证信息指示哪些存储单元接收了经调整的第一状态验证电压。
13.在该方法中，在执行了第一状态验证操作之后，可以响应于失败模式数据的失败率等于或小于第二值而使验证状态计数器的计数器值增加。
14.在该方法中，在执行了经调整的第一状态验证操作之后，可以将第二状态验证电压施加至存储单元的数据线，并且对存储单元执行第二状态验证操作，由此基于第二目标值验证存储单元的第二状态阈值电压。此外，可以将经调整的第二状态验证电压施加至未通过第二状态验证操作的一部分存储单元的数据线，从而能够对未通过第二状态验证操作的该部分存储单元执行经调整的第二状态验证操作。
15.此外，可以将第二状态失败验证信息添加至第一锁存器。第二状态失败验证信息可以由第二状态验证操作获得并且指示未通过第二状态验证操作的该部分存储单元。此外，将经调整的第二状态验证信息添加至第二锁存器，其中，经调整的第二状态验证信息指示哪些存储单元接收了该经调整的第二状态验证电压。
16.接下来，将禁止信息、第一状态通过验证信息和第二状态通过验证信息存储至第一锁存器，其中，第一状态通过验证信息是由第一状态验证操作获得的，并且指示通过了第一状态验证操作的第一部分存储单元，并且第二状态通过验证信息指示通过第二状态验证操作的一部分存储单元。可以做出判断，以判断验证电平计数器的计数器值是否大于或等于第一值。响应于判断验证状态计数器的计数器值小于该第一值，在实施例中，可以在验证状态计数器的计数器值未变时对存储单元进行针对第一状态的编程和验证。在另一实施例中，可以在验证状态计数器的计数器值增大一时，作为响应对存储单元进行针对第一状态的后续状态的编程和验证。
17.在该方法中，为了针对第一状态的后续状态对存储单元编程，可以根据存储在第一锁存器中的禁止信息确定初始后续状态编程电压。接下来采用第一锁存器中的包括经调整的第一状态验证信息和经调整的第二状态验证信息的经调整验证信息代替禁止信息。可以基于初始后续状态编程电压和经调整验证信息确定后续状态编程电压。可以进一步将后续状态编程电压施加到存储单元的数据线上，从而将处于该后续状态的存储单元编程至该第一状态。
18.在该方法中，为了针对第一状态的后续状态对存储单元进行验证，可以对存储单元的数据线施加后续状态验证电压，从而对存储单元执行后续状态验证操作。后续状态验证操作可以基于后续目标值验证存储单元的后续状态阈值电压，并且还生成后续状态验证操作的失败模式数据。失败模式数据可以被存储至第二锁存器，并且指示通过了后续状态验证操作的第一部分存储单元和未通过后续状态验证的第二部分存储单元。此外，可以将后续状态经调整验证电压施加至未通过后续状态验证操作的第二部分存储单元的数据线，从而对第二部分存储单元执行后续状态经调整验证操作，其中，后续状态经调整验证操作可以验证被施加了后续状态经调整验证电压的第二部分存储单元的后续状态阈值电压。
19.根据本公开的另一方面，提供了一种存储装置。该存储装置可以包括多个存储单元以及包括数据线偏置电路和页缓存器的高速缓存结构。数据线偏置电路可以耦接至存储单元的数据线，并且被配置为对数据线施加偏置电压。页缓存器可以包括第一锁存器和第二锁存器。数据线偏置电路中的每者可以耦接至相应的数据线，并且页缓存器的每者可以包括相应的第一锁存器和相应的第二锁存器。该存储装置还可以包括耦接至存储单元的数据线、第一锁存器和第二锁存器的控制电路。该控制电路可以被配置为将禁止信息存储至第一锁存器和第二锁存器。该控制电路可以被配置为通过数据线偏置电路将第一状态编程电压施加至存储单元的数据线，从而将存储单元编程至第一状态。
20.该控制电路还可以被配置为通过数据线偏置电路将第一状态验证电压施加至存储单元的数据线，从而对存储单元执行第一状态验证操作。第一状态验证操作可以基于第一目标值验证存储单元的第一状态阈值电压，并生成第一状态验证操作的失败模式数据，其中，该失败模式数据可以被存储至第二锁存器并且指示通过了第一状态验证操作的第一部分存储单元以及未通过第一状态验证操作的第二部分存储单元。该控制电路还可以被配置为通过数据线偏置电路将经调整的第一状态验证电压施加至未通过第一状态验证操作的第二部分存储单元的数据线，以对第二部分存储单元执行经调整的第一状态验证操作。经调整的第一状态验证操作可以验证被施加了经调整的第一状态验证电压的第二部分存储单元的第一状态阈值电压。
21.在一些实施例中，页缓存器可以进一步包括被配置为存储存储单元的下页信息的第三锁存器、被配置为存储存储单元的中页信息的第四锁存器以及被配置为存储存储单元的上页信息的第五锁存器。页缓存器中的每者可以包括相应的第三锁存器、相应的第四锁存器和相应的第五锁存器。
22.在一些实施例中，该控制电路可以包括验证状态计数器，其被配置为响应于失败模式数据的失败率等于或小于第二值而使验证状态计数器的计数器值增加。验证状态计数器的计数器值可以指示将存储单元编程到了哪一状态中。
23.该控制电路可以被进一步配置为基于验证状态计数器的计数器值小于第一值将
第一状态编程电压施加至存储单元的数据线，从而将存储单元编程至该第一状态。
24.为了将存储单元编程至第一电平，该控制电路可以根据存储在第一锁存器中的禁止信息和计数器值确定初始第一状态编程电压。该控制电路可以采用第一锁存器中的初始经调整验证信息代替禁止信息，并且基于初始第一状态编程电压和初始经调整验证信息确定第一状态编程电压。初始经调整验证信息可以指示哪些存储单元在经调整的第一状态验证操作之前的先前的经调整验证操作中接收了先前的经调整验证电压。该控制电路可以进一步通过数据线偏置电路将第一状态编程电压施加至存储单元的数据线，从而将存储单元编程至该第一状态。
25.在一些实施例中，该控制电路可以使第一锁存器中的禁止信息反转，其中，经反转的禁止信息指示存储单元的未经验证的状态，其包括第一状态和第一状态以后的其余状态。因而，该控制电路可以通过数据线偏置电路将第一状态验证电压施加至存储单元的数据线，以执行第一状态验证操作，其中，第一状态验证电压可以是根据存储在第一锁存器中的经反转的禁止信息确定的。
26.该高速缓存结构可以进一步包括验证电路，其中，验证电路中的每者耦接至相应的数据线、相应的第一锁存器以及相应的第二锁存器。验证电路被可以配置为读取被施加了第一状态验证电压的存储单元，以验证存储单元的第一状态阈值电压是否符合第一目标值。此外，第一状态验证操作的失败模式数据可以通过验证电路存储至第二锁存器。
附图说明
27.通过结合附图阅读下文的详细描述，能够理解本发明的各个方面。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以增大或者缩小各种特征的尺寸。
28.图1是根据本公开的示例性实施例的3d-nand存储装置的示意图。
29.图2是根据本公开的示例性实施例的3d-nand存储装置的截面图。
30.图3是根据本公开的示例性实施例的nand存储单元串的示意图。
31.图4是根据本公开的示例性实施例的3d-nand器件的三层单元(tlc)中的数据存储的示意图。
32.图5是根据本公开的示例性实施例的3d-nand的电路的示例性方框示意图。
33.图6是根据本公开的示例性实施例的用于存储器编程的方法的流程图。
34.图7-13是根据本公开的示例性实施例的在对存储器编程时各种锁存状态的示意图。
35.图14是根据本公开的示例性实施例的电子系统的方框示意图。
具体实施方式
36.下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非意在构成限制。例如，下文的描述当中出现的在第二特征上或之上形成第一特征可以包括所述第一特征和第二特征可以直接接触的实施例，还可以包括可以在所述第一特征和第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本
公开可以在各个示例中重复使用作为附图标记的数字和/或字母。这种重复的目的是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
37.此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
38.3d-nand器件可以包括多个平面。这些平面中的每者可以包括多个块。图1是3d-nand器件100(或器件100)的示例性实施例。如图1中所示，器件100可以包括平面102和104。平面102和104中的每者可以包括两个相应的块。例如，平面102可以包括两个块106和108，并且平面104可以包括两个块110和112。此外，这些块中的每者可以包括多个存储单元串，在存储单元串中，存储单元在衬底之上沿器件100的高度方向顺次串联设置。应当指出，图1仅为示例，并且器件100可以包括任何数量的平面，并且平面中的每者可以根据器件设计包括任何数量的块。在器件100中，平面中的每者可以耦接至相应的高速缓存结构，诸如动态数据高速缓存(ddc)或者静态页缓存器(spb)。例如，可以将块106耦接至高速缓存结构114，并且可以将块108耦接至高速缓存结构116。高速缓存结构可以包括感测放大器，其耦接至位线并且被配置为感测3d-nand器件100的操作期间的信号。高速缓存结构可以包括多个页缓存器。页缓存器的每者可以耦接至相应的位线并且包括多个锁存器(或者锁存结构)。页缓存器被配置为在3d-nand器件100工作时暂时保存数据。例如，在3d-nand器件的存储单元为三层单元(tlc)时，页缓存器的每者可以包括六个锁存器。器件100还可以包括外围电路122，外围电路122可以包括解码器结构、驱动器结构、充电结构和其他操作存储单元的结构。
39.在器件100中，块的每者可以包括形成在字线层和绝缘层的堆叠中的阶梯区和阵列区。图2是器件100的块106的示例性实施例。如图2中所示，块106可以包括阵列区200a和布置在电介质层24中的阶梯区200b-200c。阵列区200a可以布置在阶梯区200b-200c之间，并且形成于衬底10之上的由交替的字线层12a-12p和绝缘层14a-14q构成的堆叠内。字线层12a-12p可以包括在衬底10之上顺次布置的一个或多个底部选择栅(bsg)层、栅极层(或字线层)以及一个或多个顶部选择栅(tsg)层。例如，字线层12o-12p可以是器件100中的bsg层，并且字线层12a-12b可以是器件100中的tsg层。阵列区200a可以包括多个沟道结构18。沟道结构18中的每者可以包括相应的顶部沟道接触19和相应的底部沟道接触21。沟道结构18中的每者可以穿过所述堆叠延伸并且可以耦接至字线层12a-12p，以形成相应的垂直nand存储单元串。垂直nand存储单元串可以包括在衬底10之上沿衬底的高度方向(例如，z方向)顺次串联设置的一个或多个底部选择晶体管(bst)、多个存储单元(mc)以及一个或多个顶部选择晶体管(tst)。该一个或多个bst可以由该沟道结构以及该一个或多个bsg层形成，mc可以由该沟道结构和字线层形成，并且该一个或多个tst可以由该沟道结构和该一个或多个tsg层形成。
40.需要说明的是，为了更加清楚的说明器件100的结构特征在图2中，将不同截面的图像进行了拼接，图2中每个虚线分段中结构的截面方向如虚线分段中的坐标轴所示；其中，z轴表示字线层12a-12p和绝缘层14a-14q堆叠的方向；x轴和y轴相互垂直，且均与z轴垂
直。
41.在器件100中，存储单元的每者可以根据器件设计，存储一个或多个逻辑位。例如，存储单元可以是单层单元(slc)、多层单元(mlc)或三层单元(tlc)。相应地，存储单元中的每个存储单元可以存储一个逻辑位、两个逻辑位或三个逻辑位。
42.仍然参考图2，可以按照阶梯配置将字线层12a-12p形成到阶梯区200a-200b内，并且可以沿高度方向形成耦接至字线层12a-12p的多个字线接触22。因而，能够通过耦接至字线层12a-12p的字线接触22将栅极电压施加到存储单元的栅极上。
43.此外，可以进一步将沟道结构的每者耦接至相应的位线(或位线结构)。在一些实施例中，可以将位线连接至沟道结构18的顶部沟道接触19并且将位线配置为在操作沟道结构(诸如对沟道结构编程、擦除或读取)时施加偏置电压。器件100可以具有多个狭缝结构(或栅极线狭缝结构)。例如，在图2中包含了两个狭缝结构20a-20b。狭缝结构20a-20b可以由导电材料构成，并且位于阵列公共源极(acs)区16上，以起着接触的作用。acs区形成于衬底10内，以起着器件100的公共源极的作用。
44.图3是能够形成于器件100中的nand存储单元串(或串)300的示意图。如图3中所示，串300可以包括在衬底10之上沿衬底的高度方向(z方向)顺次串联设置的底部选择晶体管(bst)302、多个存储单元(mc)304以及顶部选择晶体管(tst)306。串300可以通过tst 306的漏极端子耦接至位线308，并且可以通过bst 302的源极端子耦接至acs 310。在器件100的操作期间，可以向位线308，通过tsg层向tst 306的栅极，通过wl层向mc 304的栅极，通过bsg层向bst 302的栅极以及通过狭缝结构(例如，20a或20b)向acs 310施加适当的电压。
45.如上文所提及的，存储单元可以是能够分别存储单个逻辑位、两个逻辑位、三个逻辑位或四个逻辑位的单层单元、多层单元、三层单元或四层单元。图4是3d-nand器件的三层单元(tlc)中的数据存储的示意图。如图4中所示，tlc可以具有八个阈值电压vt0-vt7(或八个电平lv0-lv7)，并且这八个阈值电压vt0-vt7中的每者可以表示三个对应的逻辑位。例如，第一阈值电压(或第一电平lv0)vt0对应于逻辑位000，并且第二阈值电压(或第二电平lv1)vt1对应于逻辑位100。因而，通过将tlc的阈值电压调整至目标值(或目标阈值电压)，能够使tlc编程有(或写有)对应的逻辑位。在tlc的编程操作完成时，可以执行接下来的验证操作，以验证tlc的阈值电压是否符合目标值。可以将tlc中存储的逻辑位进一步划分成三个逻辑页，即下页、中页和上页。例如，可以将tlc的第二电平lv1的逻辑位100进一步存储到下页、中页和上页内，其中，逻辑位1可以存储在上页内，第一逻辑位0可以存储在中页内，并且第二逻辑位0可以存储在下页内。这些逻辑页中的每者中的信息(例如，下页信息、中页信息和上页信息)可以表示相应的实体，诸如歌曲或图片。在一些实施例中，逻辑页中的每者中的信息可以在编程操作期间暂时存储在对应的锁存器内。
46.在根据相关方法对3d-nand器件编程时，可以贯穿整个编程操作采用页缓存器的三个锁存器存储原始数据(或经处理的数据)。此外，可以保留一个特定的锁存器(又称为禁止锁存器)来存储禁止信息，可以将一个锁存器用于感测/编程，并且可以应用一个锁存器来存储3bl(3位线)信息。在本公开中，提供用于3d-nand器件的编程操作的被称为非禁止验证的感测方案。在非禁止验证中，可以应用包括五个锁存器的页缓存器。相应地，能够降低锁存器的数量，例如，在相关方法中应用的六个锁存器。此外，在非禁止验证中，在切换验证状态时可以应用更少的页缓存器操作。
47.图5是在编程操作中使用的电路500的示例性方框示意图。如图5中所示，电路500可以包括页缓存器500a。页缓存器500a可以包括被配置为存储禁止信息和来自验证操作的验证信息的ds锁存器(或第一锁存器)502、被配置为存储禁止信息和3bl信息(或者来自经调整的验证操作的经调整验证信息)的dl锁存器(或第二锁存器)504、被配置为在编程操作期间存储各存储单元的下页信息的d1锁存器(或第三锁存器)506、被配置为存储各存储单元的中页信息的d2锁存器(或第四锁存器)508、以及被配置为存储各存储单元的上页信息的dc锁存器(或第五锁存器)510。可以使ds锁存器502、dl锁存器504、d1锁存器506、d2锁存器508和dc锁存器210进一步相互耦接，并且相互共享数据。在一些实施例中，页缓存器500a中的锁存器可以由交叉耦合逻辑反相器形成。
48.电路500还可以包括耦接至ds锁存器502的位线(bl)偏置电路512。bl偏置电路512可以进一步耦接至位线(bl)516，并且根据ds锁存器502中存储的禁止信息向bl 516施加偏置电压。在编程操作期间，可以通过bl偏置电路512向bl 516施加编程电压。可以通过bl 516将编程电压进一步施加至存储单元，从而对存储单元编程。在验证操作期间，可以通过bl偏置电路512向bl 516施加验证电压。可以将验证电压进一步施加至存储单元，以进行验证操作。电路500还可以包括耦接至bl 516、ds锁存器502和dl锁存器504的验证电路514，例如，感测放大器。可以将验证电路514配置为在验证操作期间读取存储单元，以验证存储单元的阈值电压是否符合目标值。如果存储单元的阈值电压符合目标值，那么其表明存储单元通过了验证操作。如果存储单元的阈值电压不符合目标值，那么其表明存储单元的验证操作失败。在存储单元的阈值电压不符合目标值时，可以向存储单元施加经调整的验证电压，以验证存储单元的阈值电压是否能够符合经调整的值。
49.验证电路514可以进一步生成失败模式数据(又称为验证失败计数器(vfc))，其指示存储单元中的哪些存储单元验证操作失败。验证电路514可以进一步将验证信息传输至ds锁存器502和/或dl锁存器504。电路500还可以包括验证电平计数器(未示出)，其被配置为响应于失败模式数据的失败率等于或小于标准值(例如10％)而使计数器值增加，例如，使验证电平计数器的计数器值加一。验证电平计数器的计数器值可以指示将存储单元编程到了哪一电平中。
50.应当指出，3d-nand器件(例如，器件100)可以包括布置在高速缓存结构(例如，114、116)中的多个电路500，并且电路500中的每者可以耦接至3d-nand器件的相应位线，并在编程操作中使用。
51.图6是根据本公开的示例性实施例的用于存储器编程的方法600的流程图。如图6中所示，方法600可以包括被配置为对3d nand器件(例如，器件100)的存储单元进行编程的编程脉冲操作600a以及编程验证操作600b，编程验证操作600b被配置为验证是否将存储单元编程到了目标阈值电压。如图6中所示，方法600可以开始于步骤s604，在该步骤中可以执行准备。在准备中，可以擦除存储单元中的存储的数据，以接收新数据，并且可以在第一锁存器(例如，ds锁存器502)和第二锁存器(例如，dl锁存器504)中设置(或存储)禁止信息。禁止信息可以由逻辑1和逻辑0形成，其中，逻辑1指示不对存储单元编程，并且逻辑0指示对存储单元编程。
52.之后，方法600可以进行至步骤s606，其为编程脉冲操作600a的第一步骤。在步骤s606中，可以根据第一锁存器(例如，ds锁存器502)中设置的禁止信息和验证状态计数器的
计数器值，确定初始第一状态编程电压。在方法600的示例性实施例中，第一状态可以是存储单元的第三电平lv2，因而验证状态计数器的计数器值为二。之后，方法600可以进行至步骤s608，其为编程脉冲操作600a的第二步骤。在步骤s608中，接下来可以用曾存储在第二锁存器(例如，dl锁存器504)中的初始经调整验证信息(3bl信息)来代替第一锁存器(例如，ds锁存器502)中的禁止信息，其中，初始经调整验证信息表明存储单元中的哪些存储单元在从在先状态(例如，第二电平lv1)向第一状态(例如，第三电平lv2)的先前的经调整验证操作中接收了先前的经调整验证电压。之后，可以基于初始第一状态编程电压和初始经调整验证信息确定第一状态编程电压，并且将第一状态编程电压施加至存储单元的数据线(例如，字线或位线)，从而将存储单元编程至第一状态(例如，lv2)。
53.方法600可以进行至s610，从而开始编程验证操作600b。在步骤s610中，可以将第一状态验证电压施加至存储单元的数据线，从而对存储单元执行第一状态验证(或第一状态验证操作)，其中，第一状态验证可以基于第一目标值验证存储单元的第一状态阈值电压，并进一步生成第一状态验证的失败模式数据(或vfc)。在图6的示例性实施例中，第一状态为存储单元的第三电平lv2，并且第一状态阈值电压相应地为vt2。失败模式数据可以被设置到(传输给、存储至或保存至)第二锁存器(例如，dl锁存器504)，并且指示：通过了第一状态验证的第一部分存储单元、和第一状态验证失败的第二部分存储单元。在一些实施例中，在第一状态验证之前，可以使第一锁存器中的禁止信息反转，并且反转后的禁止信息指示存储单元的未经验证的状态，包括第一状态(例如，第三电平lv2)和第一状态以后的其余状态(例如，lv3-lv7)。在一些实施例中，可以将第一状态失败验证信息添加至第一锁存器(例如，ds锁存器502)，其中，第一状态失败验证信息指示未通过第一状态验证的第二部分存储单元。
54.在步骤s612中，可以对失败模式数据进行计数，以计算出失败模式数据的失败率。
55.在步骤s614中，可以将经调整的第一状态验证电压施加至未通过第一状态验证的第二部分存储单元的数据线，从而对第二部分存储单元执行经调整的第一状态验证(或者经调整的第一状态验证操作)。在一些实施例中，可以将禁止信息和经调整的第一状态验证信息(或3bl信息)设置给第二锁存器。经调整的第一状态验证信息指示哪些存储单元接收经调整的第一状态验证电压。
56.在步骤s616中，可以基于失败模式数据的失败率做出判决。响应于关于失败模式数据的失败率等于或小于标准值的判决(即，步骤s616中的通过)，方法600可以进行至s618，在s618中，可以使验证状态计数器的计数器值增大一，之后进行至步骤s620。响应于关于失败模式数据的失败率大于标准值的判决(即，步骤s616中的失败)，方法600直接进行至步骤s620。
57.在步骤s620中，可以将第二状态验证电压施加至存储单元的数据线，从而对存储单元执行第二状态验证(或者第二状态验证操作)，由此基于第二目标值验证存储单元的第二状态阈值电压。在图6的示例性实施例中，当第一状态为lv2时，第二状态因而为lv3，并且第二状态阈值电压相应地为vt3。在步骤s622中，可以将经调整的第二状态验证电压施加至未通过第二状态验证的一部分存储单元的数据线，从而对未通过第二状态验证的该部分存储单元执行经调整的第二状态验证(或经调整的第二状态验证操作)。如步骤s624和s626中所示，可以针对存储单元的其余状态(例如，lv4-lv7)重复所述验证操作和经调整验证操
作，直到完成针对最后状态(例如，lv7)的验证和经调整验证为止。在一些实施例中，可以将第一状态(例如，lv2)和第一状态以后的状态(例如，lv3-lv7)的失败验证信息设置到第一锁存器(例如，ds锁存器502)，并且可以将第一状态和第一状态以后的状态的经调整验证信息设置到第二锁存器(例如，dl锁存器504)。
58.之后，方法600进行至步骤s628，其中，可以做出判断验证状态计数器的计数器值是等于阈值(例如，八)还是小于该阈值的判决。如上文所提及的，验证状态计数器的计数器值指示将对存储单元的哪一状态进行编程和验证。在验证状态计数器的计数器值等于八时(例如，s628中的“是”)，其表明编程和验证的第一状态是存储单元的第八电平lv7，并且第八电平lv7也被成功编程。因而，方法600进行至步骤s699，因为存储单元的所有电平(lv0-lv7)都得到了成功编程。在验证状态计数器的计数器值小于八(例如，s628中的“否”)时，其表明第一状态不是存储单元的第八电平lv7，并且方法600必须继续对验证状态计数器的计数器值指示的下一状态进行编程和验证。例如，在验证状态计数器的计数器值为三时，必须编程和验证的下一状态是存储单元的第四电平lv3。
59.如s628中所示，响应于计数器值小于八，可以针对下一状态对存储单元进行编程和验证。在实施例中，响应于验证状态计数器的计数器值未变，下一状态仍然是第一状态。在另一个实施例中，响应于验证状态计数器的计数器值在步骤s618中增大一，下一状态是第一状态的后续状态。为了对存储单元的下一状态编程，根据设置在第一锁存器中的禁止信息确定初始编程电压。此外，可以用第一锁存器中的经调整验证信息代替第一锁存器中的禁止信息。经调整的验证信息指示哪些存储单元接收经调整的第一状态验证操作中的经调整的第一状态验证电压。因而，可以基于初始编程电压和经调整验证信息确定编程电压，并且可以对存储单元的数据线施加该编程电压，从而将处于该后续状态(例如，lv3)中的存储单元编程到第一状态(例如，lv2)。
60.表格1示出了在编程操作和验证操作开始于存储单元的第二电平(例如，lv1)时验证电平和验证内容的关系。
61.表格1：验证电平和验证内容的关系
[0062][0063]
如表格1中所示，在第二电平(lv1)是受到编程和验证的第一状态时，验证操作可以验证第二电平(lv1)到第八电平(lv7)。对于相对于第一状态的其余状态而言，验证操作可以再次在该其余状态的先前状态中验证在该先前状态中失败的存储单元，并且从该其余状态到最后状态(例如，第八电平lv7)对存储单元进行验证。例如，在对第三电平(例如，lv2)进行编程和验证时，验证操作可以在第二电平(例如，lv1)中再次验证在第二电平中失败(例如，lv1失败)的存储单元，并且从第三电平(例如，lv2)到最后电平(例如，lv7)对存储单元进行验证。例如，在对第四电平(例如，lv3)进行编程和验证时，验证操作可以再次在第
二电平(例如，lv1)中验证在第二电平中失败(例如，lv1失败)的存储单元，再次在第三电平(例如，lv2)中验证在第三电平中失败(例如，lv2失败)的存储单元，并且从第四电平(例如，lv3)到第八电平(例如，lv7)对存储单元进行验证。
[0064]
图7-13是在基于上文描述的方法对3d-nand存储装置编程时各种锁存器状态的示意图。如图6中所提及的，为了对3d-nand器件编程，可以首先应用准备操作(例如，图6中的s604)。接下来，可以应用编程操作(例如，图6中的600a)，从而对3d-nand器件的存储单元进行编程(写入)。此外，可以应用验证操作(例如，图6中的600b)，以验证存储单元是否得到了成功编程。图7示出了在执行准备操作(例如，s604)时锁存器的锁存器状态。如上文所提及的，3d-nand器件可以包括由多个垂直nand存储单元串形成的存储单元。垂直nand存储单元串的每者可以耦接至相应的位线，并且可以将位线进一步耦接至包括锁存器的相应页缓存器，如图5中所示。在准备操作当中，可以擦除存储单元，以接收所要编程的数据，并且可以在ds锁存器(例如，ds锁存器502)和dl锁存器(例如，dl锁存器504)中设置(存储或保存)禁止信息。禁止信息可以由逻辑1和逻辑0指示。例如，逻辑1指示将不对存储单元编程，逻辑0指示将对存储单元编程。此外，可以将被编程在存储单元中的用户数据存储到d1锁存器、d2锁存器和dc锁存器中。d1锁存器可以保存存储单元的下页信息，d2锁存器可以保存存储单元的中页信息，并且dc锁存器可以保存存储单元的上页信息。在准备操作(例如，图6中的s604)完成时，将编程脉冲(或者编程电压)施加至存储单元的字线，从而对存储单元编程，其可以如图6中的编程脉冲600a所示。例如，可以将存储单元编程至第一状态。在图7的示例性实施例中，第一状态是存储单元的第三电平lv2。
[0065]
图8示出了在执行第一状态验证操作(例如，图6中的s610)之前锁存器的锁存器状态。如图8中所示，可以使ds锁存器中的禁止信息反转，其中，反转后的禁止信息(例如，～禁止信息)可以指示存储单元的未经验证的状态。在图8的示例性实施例中，经反转的禁止信息指示所要验证的第一状态是存储单元的第三电平lv2。此外，经反转的禁止信息指示第一状态以后的其余状态为lv3-lv7，并且存储单元的第一电平lv0和第二电平lv1通过了验证操作。因而，还可以将～禁止信息定义为～(lv0
│
lv1)(即，非lv0或非lv1)。
[0066]
图9示出了在对存储单元执行第一状态验证操作(例如，图6中的s610)时锁存器的锁存器状态，其中，可以向存储单元耦接的字线施加第一状态验证电压，以执行第一状态验证操作(或第一状态验证)。在lv2为第一状态时，第一状态验证用于验证存储单元的第一状态阈值电压是否符合第一目标值(例如，vt2)。第一状态验证电压可以是具有接近第一目标值的强度的脉冲电压信号。如果在第一状态验证电压下存储单元被导通，那么其可以表明存储单元的阈值电压不符合第一目标值，并且第一状态验证失败。如果在第一状态验证电压下存储单元未被导通，那么其可以表明存储单元的阈值电压符合第一目标值，并且通过第一状态验证。此外，可以生成第一状态验证的验证失败计数器(vfc)并且将其设置到(保存到，存储到或者提供给)dl锁存器(例如，504)。验证失败计数器可以包括失败模式数据，并且指示通过了第一状态验证的第一部分存储单元以及未通过第一状态验证的第二部分存储单元。此外，可以将第一状态失败验证信息(例如，第一状态pv通过(pv pass))添加至ds锁存器。第一状态失败验证信息指示未通过第一状态验证的第二部分存储单元。
[0067]
图10示出了在执行经调整的第一状态验证(例如图6中的s614)时锁存器的锁存器状态，其中，可以将经调整的第一状态验证电压施加至未通过第一状态验证的该第二部分
存储单元的数据线，从而对该第二部分存储单元执行经调整的第一状态验证。在一些实施例中，可以将经调整的第一状态验证电压的强度设置为低于第一状态验证电压。可以通过从第一状态验证电压减去差量电压而获得经调整的第一状态验证电压。差量电压可以小于1伏，并且可以被称为3bl偏压。因而，还可以将经调整的第一状态验证称为第一状态3bl或第一状态3bl验证。经调整的第一状态验证电压可以验证该第二部分存储单元的第一状态阈值电压是否能够符合低于第一目标值的第一经调整目标值。此外，可以将禁止信息从由经调整的第一状态验证获得的经调整的第一状态验证信息(或第一状态3bl信息)设置给dl锁存器(例如，504)，其中，经调整的第一状态验证信息指示哪些存储单元接收了经调整的第一状态验证电压，并且禁止信息指示经验证的状态(例如，第一电平lv0和第二电平lv1)。
[0068]
应当指出，如图6中的s616和s618中所示，在经调整的第一状态验证完成时，可以响应于失败模式数据(vfc)的失败率等于或小于标准值，使验证状态计数器的计数器值增加，例如，加一。在失败模式数据的失败率等于或者小于标准值时，其表明对于第一状态(例如，第三电平lv2)成功地对存储单元进行了编程。
[0069]
图11示出了在可以按照图6中的s620-s626中所示的顺次验证在第一状态(例如，lv2)以后的其余状态(例如，从第四电平到第八电平lv3-lv7)时锁存器的锁存器状态。与第一状态类似，其余状态中的每者可以接收对应的验证和对应的经调整验证。此外，可以将其余状态的每者的失败验证信息设置到ds锁存器，并且可以将其余状态的每者的经调整验证信息设置到dl锁存器。
[0070]
例如，可以向存储单元的数据线施加第二状态验证电压，并且可以对存储单元执行第二状态验证，从而基于第二目标值验证存储单元的第二状态阈值电压(例如，vt3)。接下来，可以将经调整的第二状态验证电压施加至未通过第二状态验证的一部分存储单元的数据线，并且对未通过第二状态验证的该部分存储单元应用经调整的第二状态验证。此外，可以将第二状态失败验证信息(例如，～第二状态pv通过)添加至ds锁存器，其中，第二状态失败验证信息是从第二状态验证获得的，并且指示未通过第二状态验证的该部分存储单元。此外，可以将经调整的第二状态验证信息(例如，第二状态3bl)添加至dl锁存器，其中，经调整的第二状态验证信息指示哪些存储单元接收了该经调整的第二状态验证电压。
[0071]
如图11中所示，在顺次验证其余状态(例如，存储单元的第四电平到第八电平lv3-lv7)时，可以将反转的禁止信息和针对所有经验证的状态的失败验证信息(例如，～(禁止信息
│
第一
│
第二
│
...
│
最后状态pv通过))设置到ds锁存器，并且可以将禁止信息和针对所有经验证状态的经调整验证信息(例如，禁止信息
│
第一
│
第二
│
...
│
最后状态3bl)设置到dl锁存器。在对其余状态全部验证之后，其表明存储单元被编程到了第一状态(例如，lv2)。
[0072]
在图12中，可以使设置在ds锁存器内的反转的禁止信息和针对所有经验证状态的失败验证信息(例如，～(禁止信息
│
第一
│
第二
│
...
│
最后状态pv通过))反转，以形成针对所有经验证状态的禁止信息和通过验证信息。相应地，将禁止信息和针对所有经验证状态的通过验证信息设置(或存储)到ds锁存器。此外，可以判断验证状态计数器的计数器值是否大于或等于阈值。在图12的示例性实施例中，阈值可以为八，其指示存储单元具有八个电平(例如，lv0-lv7)。在验证状态计数器的计数器值为八时，其指示存储单元的第八电平(例如，lv7)通过了验证操作。响应于判断验证状态计数器的计数器值小于阈值，在实施例中，可以响应于验证状态计数器的计数器值未变，而再次对存储单元进行针对第一状态(例如，
lv2)的编程和验证。可以响应于验证状态计数器的计数器值增加(例如，增大一)，而对存储单元进行针对第一状态的后续状态(例如，lv3)的编程和验证。
[0073]
图13示出了根据验证电平计数器的计数器值，针对下一状态对存储单元编码时锁存器的锁存器状态。如上文所提及的，当在第一状态验证之后验证状态计数器的计数器值不变时，下一状态仍然是第一状态(例如，lv2)，并且再次针对第一状态对存储单元编程。当验证电平计数器的计数器值在第一状态验证之后改变时，下一状态是第一状态(例如，lv2)的后续状态(例如，lv3)，并且针对下一状态对存储单元编程。为了对下一状态编程，可以根据ds锁存器内设置的禁止信息确定初始编程电压。此外，可以用设置(或存储)在dl锁存器内的经调整验证信息(例如，禁止信息
│
第一
│
第二
│
...
│
最后状态3bl)代替禁止信息。之后，可以基于初始编程电压和经调整验证信息确定编程电压。例如，可以通过根据经调整验证信息从初始编程电压减去差量电压，而确定编程电压。因而，可以将编程电压施加到存储单元的字线，从而针对下一状态(例如lv3)对存储单元编程。
[0074]
图14是根据本公开的实施例的存储装置1001的简化框图，可以在存储装置100上实施本公开的实施例。存储装置1001可以包括按行和列布置的存储阵列1004。存储阵列1004可以包括形成于由交替的字线层和绝缘层构成的堆叠内的多个沟道结构。提供行解码电路1008和列解码电路1010对提供给存储装置1001的地址信号解码。接收地址信号，并且对其解码，以访问存储阵列1004。存储装置1001还可以包括输入/输出(i/o)控制电路1012，以管理向存储装置1001的命令、地址和数据的输入以及来自存储装置1001的数据和状态信息的输出。将地址寄存器1014耦接在i/o控制电路1012与行解码电路1008和列解码电路1010之间，从而在解码之前对地址信号锁存。命令寄存器1024耦接于i/o控制电路1012与控制逻辑(或控制电路)1016之间，从而对传入命令锁存。
[0075]
控制逻辑1016可以响应于命令来控制对存储阵列1004的访问，并且生成用于外部处理器1030的状态信息。控制逻辑1016耦接至行解码电路1008和列解码电路1010，以响应于地址来控制行解码电路1008和列解码电路1010。控制逻辑1016还可以耦接至感测放大器和锁存器电路(又称为高速缓存结构)1018，从而响应于该命令来控制感测放大器和锁存器电路1018，并生成用于外部处理器1030的状态信息。在一些实施例中，控制逻辑1016可以包括上文提及的验证状态计数器。感测放大器和锁存器电路1018可以耦接至存储阵列1004，并且可以锁存具有模拟电压电平的形式的传入或传出数据。感测放大器和锁存器电路1018可以包括上文联系图5所述的页缓存器(例如，页缓存器500a)、验证电路(例如，验证电路514)和bl偏置电路(例如，bl偏置电路512)。
[0076]
仍然参考图14，可以将状态寄存器1022耦接在i/o控制电路1012和控制逻辑1016之间，以锁存用于输出至外部处理器1030的状态信息。存储装置1001在控制逻辑1016处通过控制链路1032接收控制信号。控制信号可以包括芯片启用ce#、命令锁存器启用cle、地址锁存器启用ale和写入启用we#。存储装置1001可以通过复用输入/输出(i/o)总线1034从外部处理器接收具有命令信号的形式的命令、具有地址信号的形式的地址以及具有数据信号的形式的数据，并且通过i/o总线1034向外部处理器输出数据。
[0077]
文中描述的各种实施例提供了相对于相关3d-nand器件的几种优势。例如，在相关3d-nand器件中，需要包括六个锁存器的页缓存器来对相关3d-nand器件的三层单元编程。在本公开中，提供了用于对3d-nand器件的三层单元编程的可以被称为非禁止验证的感测
方案。在非禁止验证中，可以在编程操作期间应用包括五个锁存器的页缓存器。相应地，与相关3d-nand器件相比可以在3d-nand中节约锁存器。此外，在非禁止验证中，在切换验证电平时可以应用更少的页缓存器操作。
[0078]
前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其他的工艺过程或结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等价设计不脱离本公开的实质和范围，而且他们可以在其中做出各种变化、替换和更改，而不脱离本公开的精神和范围。