锁存器及驱动方法、页缓冲器、存储器装置和存储器系统与流程

本公开实施例涉及半导体，尤其涉及锁存器及驱动方法、页缓冲器、存储器装置和存储器系统。

背景技术：

1、最近，已经开发了三维结构的非易失性存储器装置(例如，垂直nand存储器装置)，以增大非易失性存储器装置的集成度和存储容量。非易失性存储器装置包括存储单元阵列和外围电路，其中，外围电路包括页缓冲器，页缓冲器通过位线连接至存储单元阵列。页缓冲器可以存储(例如，临时存储)将要被编程在存储单元阵列的选定存储页中的数据或者从存储单元阵列的选定存储页读取数据。

技术实现思路

1、有鉴于此，本公开实施例为解决现有技术中存在的至少一个技术问题而提供锁存器及驱动方法、页缓冲器、存储器装置和存储器系统。

2、为达到上述目的，本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供一种锁存器，所述锁存器包括：数据锁存单元、数据输入单元、电流控制单元和感测晶体管；其中，

4、所述数据锁存单元包括：第一反相器和第二反相器；所述第一反相器的输出端和所述第二反相器的输入端连接，并连接至第一节点；所述第一反相器的输入端和所述第二反相器的输出端连接，并连接至第二节点；

5、所述数据输入单元包括：第一晶体管和第二晶体管，所述第一晶体管的控制端子和第一输入端连接，所述第一晶体管的第一端子和所述第一节点连接；所述第二晶体管的控制端子和第二输入端连接，所述第二晶体管的第一端子和所述第二节点连接；

6、所述电流控制单元包括：第三晶体管和第四晶体管，所述第三晶体管的控制端子和第一输入端连接，所述第三晶体管的第二端子和所述第一反相器连接；所述第四晶体管的控制端子和第二输入端连接；所述第四晶体管的第二端子和所述第二反相器连接；所述第三晶体管的第一端子、所述第四晶体管的第一端子和电源电压连接；

7、所述感测晶体管的控制端子和感测节点连接，所述感测晶体管的第一端子和所述第一晶体管的第二端子、所述第二晶体管的第二端子连接，所述感测晶体管的第二端子接地电压。

8、在一些实施例中，所述第一反相器包括第一p型晶体管和第一n型晶体管；所述第二反相器包括第二p型晶体管和第二n型晶体管；其中，

9、所述第一p型晶体管的控制端子和所述第二节点连接，所述第一p型晶体管的第一端子和所述第三晶体管的第二端子连接，所述第一p型晶体管的第二端子和所述第一节点连接；

10、所述第一n型晶体管的控制端子和所述第二节点连接，所述第一n型晶体管的第一端子和所述第一节点连接，所述第一n型晶体管的第二端子接地电压；

11、所述第二p型晶体管的控制端子和所述第一节点连接，所述第二p型晶体管的第一端子和所述第四晶体管的第二端子连接，所述第二p型晶体管的第二端子和所述第二节点连接；

12、所述第二n型晶体管的控制端子和所述第一节点连接，所述第二n型晶体管的第一端子和所述第二节点连接，所述第二n型晶体管的第二端子接地电压。

13、在一些实施例中，所述第一晶体管、所述第二晶体管和所述感测晶体管为n型晶体管；

14、所述第三晶体管和所述第四晶体管为p型晶体管。

15、在一些实施例中，所述电流控制单元还包括：第五晶体管和第六晶体管；其中，

16、所述第五晶体管的控制端子和第三输入端连接，所述第五晶体管的第一端子和所述第一反相器连接，所述第五晶体管的第二端子接地电压；

17、所述第六晶体管的控制端子和第四输入端连接，所述第六晶体管的第一端子和所述第二反相器连接，所述第六晶体管的第二端子接地电压；

18、其中，所述第一输入端用于输入第一信号，所述第二输入端用于输入第二信号，所述第三输入端用于输入和所述第二信号互为反相信号的第三信号；所述第四输入端用于输入和所述第一信号互为反相信号的第四信号。

19、在一些实施例中，所述第一反相器包括第一p型晶体管和第一n型晶体管；所述第二反相器包括第二p型晶体管和第二n型晶体管；其中，

20、所述第一p型晶体管的控制端子和所述第二节点连接，所述第一p型晶体管的第一端子和所述第三晶体管的第二端子连接，所述第一p型晶体管的第二端子和所述第一节点连接；

21、所述第一n型晶体管的控制端子和所述第二节点连接，所述第一n型晶体管的第一端子和所述第一节点连接，所述第一n型晶体管的第二端子和所述第五晶体管的第一端子连接；

22、所述第二p型晶体管的控制端子和所述第一节点连接，所述第二p型晶体管的第一端子和所述第四晶体管的第二端子连接，所述第二p型晶体管的第二端子和所述第二节点连接；

23、所述第二n型晶体管的控制端子和所述第一节点连接，所述第二n型晶体管的第一端子和所述第二节点连接，所述第二n型晶体管的第二端子和所述第六晶体管的第一端子连接。

24、在一些实施例中，所述第五晶体管和所述第六晶体管为n型晶体管。

25、在一些实施例中，所述电流控制单元还包括：第七晶体管；其中，

26、所述第七晶体管的控制端子和第五输入端连接，所述第七晶体管的第一端子和所述数据锁存单元连接，所述第七晶体管的第二端子接地电压；

27、其中，所述第一输入端用于输入第一信号，所述第二输入端用于输入第二信号，所述第五输入端用于输入第五信号，所述第五信号为所述第一信号的反相信号和所述第二信号的反相信号进行逻辑与运算后的信号。

28、在一些实施例中，所述第一反相器包括第一p型晶体管和第一n型晶体管；所述第二反相器包括第二p型晶体管和第二n型晶体管；其中，

29、所述第一p型晶体管的控制端子和所述第二节点连接，所述第一p型晶体管的第一端子和所述第三晶体管的第二端子连接，所述第一p型晶体管的第二端子和所述第一节点连接；

30、所述第一n型晶体管的控制端子和所述第二节点连接，所述第一n型晶体管的第一端子和所述第一节点连接，所述第一n型晶体管的第二端子和所述第七晶体管的第一端子连接；

31、所述第二p型晶体管的控制端子和所述第一节点连接，所述第二p型晶体管的第一端子和所述第四晶体管的第二端子连接，所述第二p型晶体管的第二端子和所述第二节点连接；

32、所述第二n型晶体管的控制端子和所述第一节点连接，所述第二n型晶体管的第一端子和所述第二节点连接，所述第二n型晶体管的第二端子和所述第七晶体管的第一端子连接。

33、在一些实施例中，所述第七晶体管为n型晶体管。

34、第二方面，本公开实施例提供一种锁存器的驱动方法，所述驱动方法应用于如上述技术方案中所述的锁存器；所述驱动方法包括：

35、若所述感测节点的电压小于翻转电压，当所述感测晶体管导通后，向所述第一输入端输入电源电压vdd，且向所述第二输入端输入地电压vss，则所述第一节点的电压由vdd降低至vdd/2，且所述第二节点的电压由vss升高至vdd/2；

36、若所述感测节点的电压大于或者等于所述翻转电压，当所述感测晶体管导通后，向所述第一输入端输入vdd，且向所述第二输入端输入vss，则所述第一节点的电压由vdd翻转至vss，且所述第二节点的电压由vss翻转至vdd。

37、第三方面，本公开实施例提供一种页缓冲器，所述页缓冲器包括：至少一个如上述技术方案中所述的锁存器；其中，所述锁存器用于存储位编程验证信息或位线强制信息。

38、第四方面，本公开实施例提供一种存储器装置，所述存储器装置包括：存储单元阵列和外围电路；其中，

39、所述存储单元阵列具有多个存储单元串和连接到多个所述存储单元串的多条位线；

40、所述外围电路通过所述位线和所述存储单元阵列连接，并用于对所述存储单元阵列进行操作；其中，所述外围电路内设置有多个如上述技术方案中所述的页缓冲器，所述页缓冲器通过所述位线连接至所述存储单元串。

41、第五方面，本公开实施例提供一种存储器系统，所述存储器系统包括：如上述技术方案中所述的存储器装置和控制器；其中，所述控制器和所述存储器装置连接，并用于控制所述存储器装置。

42、第六方面，本公开实施例提供一种电子设备，所述电子设备包括上述技术方案中所述的存储器系统。

43、本公开实施例提供锁存器及驱动方法、页缓冲器、存储器装置和存储器系统。所述锁存器包括：数据锁存单元、数据输入单元、电流控制单元和感测晶体管；其中，所述数据锁存单元包括：第一反相器和第二反相器；所述第一反相器的输出端和所述第二反相器的输入端连接，并连接至第一节点；所述第一反相器的输入端和所述第二反相器的输出端连接，并连接至第二节点；所述数据输入单元包括：第一晶体管和第二晶体管，所述第一晶体管的控制端子和第一输入端连接，所述第一晶体管的第一端子和所述第一节点连接；所述第二晶体管的控制端子和第二输入端连接，所述第二晶体管的第一端子和所述第二节点连接；所述电流控制单元包括：第三晶体管和第四晶体管，所述第三晶体管的控制端子和第一输入端连接，所述第三晶体管的第二端子和所述第一反相器连接；所述第四晶体管的控制端子和第二输入端连接；所述第四晶体管的第二端子和所述第二反相器连接；所述第三晶体管的第一端子、所述第四晶体管的第一端子和电源电压连接；所述感测晶体管的控制端子和感测节点连接，所述感测晶体管的第一端子和所述第一晶体管的第二端子、所述第二晶体管的第二端子连接，所述感测晶体管的第二端子接地电压。本公开实施例中，通过设置电流控制单元内的第三晶体管和数据输入单元内的第一晶体管的控制端子均和第一输入端连接，电流控制单元内的第四晶体管和数据输入单元内的第二晶体管的控制端子均和第二输入端连接，不仅可以有效地减小通过数据锁存单元的直流电流，还可以在锁存器的翻转操作过程中，减小通过数据锁存单元的瞬态电流，从而提高电源效率。