片选使能控制装置、读取装置、擦写装置及快闪存储器的制作方法

1.本技术涉及存储芯片技术领域，具体而言，涉及一种片选使能控制装置、读取装置、擦写装置及快闪存储器。


背景技术：

2.串行接口nor flash存储器是常用的一种数据存储元器件，当需要大容量而且小封装尺寸时，一般会采用多颗flash芯片进行层叠封装来扩大容量，比如两颗256m大小的芯片可以变成512m的flash封装片。采用立体的叠封方案可以减少封装面积，来适应小型化的需求。
3.为了解决叠封时准确访问不同芯片的问题，现有的快闪存储器一般采用无感扩容的方式进行nor flash的叠封以形成封装片，整个封装片从外部查看与大容量的芯片没有差别，且只有一个片选信号输入端，且适用功能也与一般的扩容芯片无异。
4.现有无感扩容的多个存储芯片一般采用同时连接外部片选信号，并各自根据片选信号和接收地址分析获取外部输入的操作命令的对象，即各自分析外部输入的地址信息是否属于自身地址的有效范围以触发相应命令执行；然而，若无感扩容的多个存储芯片收到外部输入的地址信息的过程中出现外部干扰，会导致各个存储芯片将地址信息识别为自身地址的有效范围，从而导致原本针对一个存储芯片执行的操作变成针对多个存储芯片执行的操作，其中，读取操作为向外部io输出数据的过程，因上述原因引起的多个存储芯片同时进行读操作会导致存储芯片产生大电流而损坏芯片，擦写操作为修改存储芯片内存储数据的过程，因上述原因引起的多个存储芯片同时进行擦写操作则会将数据丢失。
5.针对上述问题，目前尚未有有效的技术解决方案。


技术实现要素：

6.本技术的目的在于提供一种片选使能控制装置、读取装置、擦写装置及快闪存储器，避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏，以及因识别地址错误同时进行擦写而导致数据丢失。
7.第一方面，本技术提供了一种片选使能控制装置，应用于无感扩容叠封的nor flash中，所述无感扩容叠封的nor flash包括多个叠封设置的存储芯片，所述片选使能控制装置安装在任一所述存储芯片中，所述片选使能控制装置包括：第一地址接收端，用于接收外部输入的地址信息；第一累加器，与所述第一地址接收端连接，用于暂存所述第一地址接收端接收的所述地址信息；第一选择器，与所述第一地址接收端及所述第一累加器连接，用于保持输送所述地址信息；第一判断模块，与所述第一选择器连接，用于接收所述第一选择器输送的所述地址信息，并根据所述地址信息所在存储芯片的地址范围单独打开对应存储芯片的片选使能
信号。
8.本技术片选使能控制装置，应用于无感扩容叠封的nor flash中，能根据外部输入的操作命令携带的地址信息判断该地址信息所在的存储芯片，并基于判断结果打开对应存储芯片的片选使能信号，使得对于同一个操作命令而言，同一时间有且仅有最多一个存储芯片能根据对应打开的片选使能信号来执行操作。
9.所述的片选使能控制装置，其中，所述第一选择器基于外部输入状态选择输送来自第一地址接收端的地址信息或来自第一累加器的地址信息。
10.第二方面，本技术还提供了一种读取装置，应用于无感扩容叠封的nor flash中，所述无感扩容叠封的nor flash包括多个叠封设置的存储芯片，所述读取装置安装在每个存储芯片中，所述读取装置包括：读取开关，其两端分别连接其所在存储芯片的存储器和外部io设备；识别模块，用于判断外部输入的地址信息是否属于其所在的存储芯片的地址范围；第一与门，其一输入端与所述识别模块连接，其另一输入端用于接收对应存储芯片的片选使能信号，其输出端与读取开关连接，用于控制所述读取开关导通及关断，所述片选使能信号基于第一方面提供的片选使能控制装置控制打开及关闭。
11.本技术的读取装置通过片选使能信号和识别模块进行双重验证，能更有效地避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏。
12.所述的读取装置，其中，所述识别模块包括：第二地址接收端，用于接收外部输入的地址信息；第二累加器，与所述第二地址接收端连接，用于暂存所述第二地址接收端接收的所述地址信息；第二选择器，与所述第二地址接收端及所述第二累加器连接，用于保持输送所述地址信息；第二判断模块，与所述第二选择器连接，用于接收所述第二选择器输送的所述地址信息，并判断所述地址信息是否属于其所在的存储芯片的地址范围以输出1或0。
13.第三方面，本技术还提供了一种擦写装置，应用于无感扩容叠封的nor flash中，所述无感扩容叠封的nor flash包括多个叠封设置的存储芯片，所述擦写装置安装在每个存储芯片中，所述擦写装置包括：擦写命令模块，用于接收外部输入的编程命令和外部输入的擦除命令；第二与门，其一输入端与所述擦写命令模块连接，其另一输入端用于接收对应存储芯片的片选使能信号，所述片选使能信号基于第一方面提供的片选使能控制装置控制打开及关闭；第三选择器，其控制端与所述第二与门输出端连接，其一输入端输入高电平信号；d触发器，其d触发端与所述第三选择器的输出端连接，其cp端用于接收外部输入的片选信号；擦写电路，用于对其所在存储芯片的存储器进行擦除或编程操作，其开关端与d触发端的q端及第三选择器的另一输入端连接。
14.本技术的擦写装置通过片选使能信号、擦写命令模块、片选信号进行三重验证，能
更有效地避免多个存储芯片因识别地址错误同时进行擦写而导致数据丢失。
15.所述的擦写装置，其中，所述第二与门通过第三与门与所述第三选择器连接，其中，第三与门的一输入端与第二与门的输出端连接，第三与门的输出端与第三选择器的控制端连接，所述第三与门的另一输入端与写使能位连接。
16.所述的擦写装置，其中，所述擦写命令模块包括第一或门，所述第一或门两个输入端分别用于接收外部输入的编程命令和外部输入的擦除命令，所述第一或门的输出端与所述第二与门的一输入端连接。
17.第四方面，本技术还提供了一种快闪存储器，所述快闪存储器为无感扩容叠封的nor flash，所述无感扩容叠封的nor flash包括多个叠封设置的存储芯片，每个存储芯片的cs#端、sclk端、si端、so端、io1端和io2端均分别相互连接；其中一个存储芯片内设有第一方面提供的片选使能控制装置，所述片选使能控制装置的第一判断模块与所有存储芯片连接。
18.本技术中，安装有片选使能控制装置的存储芯片可以视为主芯片，其余的存储芯片可以视为副芯片，主芯片根据外部输入的地址信息打开对应的片选使能信号发送给相应的存储芯片以作为执行相应操作命令的验证手段，防止多个存储芯片因误识别地址而同时执行相应操作命令。
19.所述的快闪存储器，其中，每个所述存储芯片内均设有第二方面提供的读取装置。
20.所述的快闪存储器，其中，每个所述存储芯片内均设有第三方面提供的擦写装置。
21.由上可知，本技术提供了一种片选使能控制装置、读取装置、擦写装置及快闪存储器，其中，片选使能控制装置能根据外部输入的操作命令携带的地址信息判断该地址信息所在的存储芯片，并基于判断结果打开对应存储芯片的片选使能信号，使得对于同一个操作命令而言，同一时间有且仅有最多一个存储芯片能根据对应打开的片选使能信号来执行操作，避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏，以及因识别地址错误同时进行擦写而导致数据丢失。
附图说明
22.图1为本技术一些实施例提供的片选使能控制装置的结构示意图。
23.图2为本技术另一些实施例提供的片选使能控制装置的结构示意图。
24.图3为本技术一些实施例提供的读取装置的结构示意图。
25.图4为本技术一些实施例提供的擦写装置的结构示意图。
26.图5为本技术另一些实施例提供的擦写装置的结构示意图。
27.图6为本技术一些实施例提供的快闪存储器的结构示意图。
28.附图标记：101、第一地址接收端；102、第一累加器；103、第一选择器；104、第一判断模块；105、命令解析模块；106、操作控制模块；201、读取开关；202、第一与门；203、第二地址接收端；204、第二累加器；205、第二选择器；206、第二判断模块；301、擦写命令模块；302、第二与门；303、第三选择器；304、d触发器；305、擦写电路；306、第三与门。
具体实施方式
29.下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始
至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
30.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
31.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
32.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
33.第一方面，请参照图1和图2，本技术一些实施例提供了一种片选使能控制装置，应用于无感扩容叠封的nor flash中，无感扩容叠封的nor flash包括多个叠封设置的存储芯片，片选使能控制装置安装在任一存储芯片中，片选使能控制装置包括：第一地址接收端101，用于接收外部输入的地址信息；第一累加器102，与第一地址接收端101连接，用于暂存第一地址接收端101接收的地址信息；第一选择器103，与第一地址接收端101及第一累加器102连接，用于保持输送地址信息；第一判断模块104，与第一选择器103连接，用于接收第一选择器103输送的地址信息，并根据地址信息所在存储芯片的地址范围单独打开对应存储芯片的片选使能信号。
34.具体地，在本技术实施例中，每个存储芯片对应有不同且唯一的片选使能信号，且同一时间内，有且仅有最多一个片选使能信号被打开，从而确保外部输入的命令仅能对特定的存储芯片进行操作；为便于更清楚地阐述本技术实施例的片选使能控制装置的运行原理，如定义片选使能信号为cs_enn，其中，n为对应存储芯片的编号，cs_en4=1表示编号为4的存储芯片的片选使能信号处于打开状态，cs_en3=0表示编号为3的存储芯片的片选使能信号处于关闭状态，1代表高电平信号，0代表低电平信号；在本技术实施例中，无感扩容叠封的nor flash中存储芯片的数量为两个以上，优选为四个。
35.更具体地，第一选择器103用于将外部输入命令对应的待进行操作的地址信息输送给第一判断模块104，对于无感扩容叠封的nor flash而言，不同的存储芯片对应的存储区域的地址范围不同且无交集，第一判断模块104能根据该地址信息判断其对应所在的存储区域的地址范围而确定该外部输入命令需要操作的存储芯片，从而打开对应于该存储芯片的片选使能信号，每个存储芯片只有在对应的片选使能信号处于打开状态（为1）的情况
下，才能执行相关操作命令（读写擦操作）。
36.更具体地，本技术实施例的片选使能控制装置安装在无感扩容叠封的nor flash中的一个存储芯片中，使得一个无感扩容叠封的nor flash中有且仅有一个用于生成片选使能信号的识别工具，能根据地址信息打开对应的片选使能信号，从而使得无感扩容叠封的nor flash能精确区分关于外部输入命令对应的待操作的存储芯片，避免多个存储芯片被判断为需要操作的问题出现。
37.更具体地，无感扩容叠封的nor flash集成为一块整体式芯片，外部io设备对其进行操作时只会产生一个片选（cs）信号，利用外部io设备对存储芯片执行的操作命令一般包括数据输入阶段和数据输出阶段，若仅依靠外部输入的地址信息直接控制片选使能信号，会导致片选使能信号只在数据输入阶段被打开，而累加器为集成电路中的一种寄存器，是专门存放算术或逻辑运算的一个操作数和运算结果的寄存器；在本技术实施例中，第一累加器102用于暂时存储第一地址接收端101接收的地址信息，即在无感扩容叠封的nor flash处理一个外部输入的操作命令的过程中，第一累加器102在第一地址接收端101接收地址信息时将该地址信息暂存，第一选择器103在数据输入阶段将第一地址输入端的地址信息传输给第一判断模块104，在第一地址接收端101结束地址信息接收信号时，第一选择器103切换为将第一累加器102的暂存的地址信息输送给第一判断模块104，使得第一判断模块104在无感扩容叠封的nor flash处理一个外部输入的操作命令的过程中能持续打开对应的片选使能信号，保证对应的存储芯片能顺利执行操作命令。
38.更具体地，在一些优选的实施例中，第一累加器102基于片选信号保持暂存地址信息，即在外部io设备输入的片选信号结束时，第一累加器102清空地址信息，以使第一判断模块104及时关闭片选使能信号。
39.本技术实施例片选使能控制装置安装在其中一个存储芯片中，为了使其输出的片选使能信号能作为各个存储芯片的执行操作命令的执行基础，应当理解的是，该片选使能控制装置的第一判断模块104的输出端通过对应的信号线与不同存储芯片连接，以将不同状态的片选使能信号发送给对应的存储芯片。
40.本技术实施例片选使能控制装置，应用于无感扩容叠封的nor flash中，能根据外部输入的操作命令携带的地址信息判断该地址信息所在的存储芯片，并基于判断结果打开对应存储芯片的片选使能信号，使得对于同一个操作命令而言，同一时间有且仅有最多一个存储芯片能根据对应打开的片选使能信号来执行操作，避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏，以及因识别地址错误同时进行擦写而导致数据丢失。
41.在一些优选的实施方式中，第一选择器103基于外部输入状态选择输送来自第一地址接收端101的地址信息或来自第一累加器102的地址信息。
42.具体地，外部输入状态包括命令输入阶段、地址输入阶段及数据输入阶段等多个状态阶段，这些状态阶段一般以芯片的使用需求按照特定的顺序进行运行；地址信息仅在地址输入阶段从外部输入至nor flash中，因此，结合前述内容可知，在本技术实施例中，第一选择器103优选为基于地址输入阶段选择输送来自第一地址接收端101的地址信息，即外部输入状态处于地址输入阶段时，第一选择器103将第一地址接收端101接收的地址信息输送给第一判断模块104，并在外部输入状态由地址输入阶段切换至下一阶段时，切换为将第一累加器102中的地址信息输送给第一判断模块104，从而确保本技术实施例的片选使能控
制装置在接收到外部输入的地址信息时持续打开对应的片选使能信号，直至针对对应的存储芯片的操作命令结束执行；在本技术实施例中，第一选择器103为二选一选择器，其两输入端分别与第一地址接收端101的输出端和第一累加器102的输出端连接，其输出端与第一判断模块104的输入端连接。
43.在一些优选的实施方式中，第一判断模块104由多个或多级比较器组成（图示未画出），其数量根据无感扩容叠封的nor flash中的存储芯片的数量进行设定，通过比较地址信息和对应存储芯片的存储区域的边界地址的大小便能快速确定地址信息所在的地址范围，以使对应的比较器输出1作为对应的片选使能信号。
44.在一些优选的实施方式中，如图2所示，该片选使能控制装置还包括：命令解析模块105，其中，命令解析模块105与第一地址接收端101、第一累加器102连接。
45.具体地，命令解析模块105用于接收外部输入的操作命令和片选信号来触发第一地址接收端101从外部接收地址信息，也用于控制第一累加器102暂存第一地址接收端101接收的地址信息。
46.在一些优选的实施方式中，该片选使能控制装置还包括：操作控制模块106，该操作控制模块106与命令解析模块105及第一判断模块104连接。
47.具体地，命令解析模块105还用于根据外部输入的操作命令控制操作控制模块106在第一地址接收端101接收到地址信息后启动第一判断模块104运行，确保第一判断模块104能在接收地址信息的状态下运行以及时打开对应的片选使能信号。
48.第二方面，请参照图3，本技术一些实施例还提供了一种读取装置，应用于无感扩容叠封的nor flash中，无感扩容叠封的nor flash包括多个叠封设置的存储芯片，读取装置安装在每个存储芯片中，读取装置包括：读取开关201，其两端分别连接其所在存储芯片的存储器和外部io设备；识别模块，用于判断外部输入的地址信息是否属于其所在的存储芯片的地址范围；第一与门202，其一输入端与识别模块连接，其另一输入端用于接收对应存储芯片的片选使能信号，其输出端与读取开关201连接，用于控制读取开关201导通及关断，片选使能信号基于第一方面提供的片选使能控制装置控制打开及关闭。
49.具体地，存储器为存储芯片用于存储数据的存储区域，一般表现为包含多个存储单元的存储阵列。
50.更具体地，识别模块优选为根据地址信息输出识别结果的比较器电路，在本技术实施例中，当地址信息属于该存储芯片的地址范围时，识别模块输出为1，否则输出为0。
51.更具体地，第一与门202通过输出为1或0来控制读取开关201导通或关断。
52.更具体地，nor flash的读取过程为利用读取电压电路对存储器特定地址区域施加读取电压将数据输出至外部io设备的过程，在此不对读取电压电路进行赘述，上述读取开关201还可以是读取电压电路的启动开关。
53.在本技术实施例中，无感扩容叠封的nor flash中的每个存储芯片均安装有本技术实施例的读取装置，该读取装置能基于识别模块接收外部输入的地址信息各自判断地址信息是否属于对应的存储芯片的地址范围，结合第一方面提供的片选使能控制装置输出的片选使能信号作为验证手段，使得每个存储芯片有且仅有在对应的片选使能信号及识别模
块均输出为1时才导通对应的读取开关201以执行外部输入的读取命令；本技术实施例的读取装置通过片选使能信号和识别模块进行双重验证，能更有效地避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏。
54.在一些优选的实施方式中，识别模块包括：第二地址接收端203，用于接收外部输入的地址信息；第二累加器204，与第二地址接收端203连接，用于暂存第二地址接收端203接收的地址信息；第二选择器205，与第二地址接收端203及第二累加器204连接，用于保持输送地址信息；第二判断模块206，与第二选择器205连接，用于接收第二选择器205输送的地址信息，并判断地址信息是否属于其所在的存储芯片的地址范围以输出1或0。
55.具体地，识别模块的实施原理与第一方面提供的片选使能控制装置中的第一地址接收端101、第一累加器102、第一选择器103及第一判断模块104的实施原理类似，区别在于第二判断模块206仅用于判断地址信息是否属于对应的存储芯片的地址范围而输出0或1，在此不再对识别模块的运行原理进行赘述；在本技术实施例中，第二选择器205为二选一选择器，其两输入端分别与第二地址接收端203的输出端和第二累加器204的输出端连接，其输出端与第二判断模块206的输入端连接。
56.第三方面，请参照图4和图5，本技术一些实施例还提供了一种擦写装置，应用于无感扩容叠封的nor flash中，无感扩容叠封的nor flash包括多个叠封设置的存储芯片，擦写装置安装在每个存储芯片中，擦写装置包括：擦写命令模块301，用于接收外部输入的编程命令和外部输入的擦除命令；第二与门302，其一输入端与擦写命令模块301连接，其另一输入端用于接收对应存储芯片的片选使能信号，片选使能信号基于第一方面提供的片选使能控制装置控制打开及关闭；第三选择器303，其控制端与第二与门302输出端连接，其一输入端输入高电平信号（1’b1）；d触发器304，其d触发端与第三选择器303的输出端连接，其cp端用于接收外部输入的片选信号（cs#）；擦写电路305，用于对其所在存储芯片的存储器进行擦除或编程操作，其开关端与d触发端的q端及第三选择器303的另一输入端连接。
57.具体地，擦写电路305为基于操作命令、地址信息等外部输入数据控制存储芯片进入特定运行模式对其存储器执行相应操作行为的执行电路，在此不对擦写电路305进行赘述，在本技术实施例中，d触发器304作为擦写电路305的启动开关使用。
58.更具体地，当外部输入的操作命令包含擦除命令或编程命令时，擦写命令模块301输出为1，否则输出为0；每个存储芯片基于自身接收的片选使能信号是否打开来判断自己是否为执行编程命令或擦除命令的主体；当擦写命令模块301输出为1且对应的片选使能信号为1时，第二与门302才输出1以使第三选择器303切换输送高电平信号，使得d触发器304的d端为高电平，并在d触发器304的cp端接收到片选信号（cs#=1）时q端输出为高电平，从而利用该高电平开启擦写电路305，使得擦写电路305能顺利地对相应的存储芯片进行擦写操
作。
59.在本技术实施例中，无感扩容叠封的nor flash中的每个存储芯片均安装有本技术实施例的擦写装置，该擦写装置能基于擦写命令模块301判断外部输入的操作命令是否包含擦除命令或编程命令，并在满足擦写需求及片选使能信号打开的情况下拉高d触发器304的d端，d触发器304在满足d端处于高电平及cp端接收到片选信号时才开启对应的存储芯片中的擦写电路305；本技术实施例的擦写装置通过片选使能信号、擦写命令模块301、片选信号进行三重验证，能更有效地避免多个存储芯片因识别地址错误同时进行擦写而导致数据丢失。
60.在一些优选的实施方式中，第三选择器303的一输入端基于寄存数据为1的状态寄存器输入高电平信号。
61.在一些优选的实施方式中，如图5所示，第二与门302通过第三与门306与第三选择器303连接，其中，第三与门306的一输入端与第二与门302的输出端连接，第三与门306的输出端与第三选择器303的控制端连接，第三与门306的另一输入端与写使能位连接。
62.具体地，写使能位为wel位，用于存储写使能的状态，nor flash在写使能打开时才能进行存储器内存储数据的擦除或编程操作，因此，在本技术实施例中，在第二与门302和第三选择器303之间增加第三与门306，以判断存储芯片的写使能是否被打开再控制d触发器304的d端的电平变化，以避免存储芯片在未打开写使能的情况下进行擦写操作而导致擦写失败的问题出现。
63.在一些优选的实施方式中，擦写命令模块301包括第一或门，第一或门两个输入端分别用于接收外部输入的编程命令和外部输入的擦除命令，第一或门的输出端与第二与门302的一输入端连接。
64.具体地，本技术实施例的擦写装置利用第一或门可快速判断外部输入的操作命令是否包含擦除命令或编程命令。
65.第四方面，请参照图6，本技术一些实施例还提供了一种快闪存储器，快闪存储器为无感扩容叠封的nor flash，无感扩容叠封的nor flash包括多个叠封设置的存储芯片，每个存储芯片的cs#端、sclk端、si端、so端、io1端和io2端均分别相互连接；其中一个存储芯片内设有第一方面提供的片选使能控制装置，片选使能控制装置的第一判断模块104与所有存储芯片连接，以将对应的片选使能信号输送给对应的存储芯片。
66.具体地，cs#端、sclk端、si端、so端、io1端和io2端均为nor flash的现有端口，在此不再赘述；如图6所示，本技术实施例的快闪存储器由四个存储芯片进行无感扩容叠封，该快闪存储器中的存储芯片的cs#端、sclk端、si端、so端、io1端和io2端均分别相互连接，使得每个存储芯片均能接收外部输入的操作命令或数据，并均能向外输出数据。
67.在本技术实施例中，安装有片选使能控制装置的存储芯片可以视为主芯片，其余的存储芯片可以视为副芯片，主芯片根据外部输入的地址信息打开对应的片选使能信号发送给相应的存储芯片（发送给主芯片本身或副芯片）以作为执行相应操作命令的验证手段，防止多个存储芯片因误识别地址而同时执行相应操作命令。
68.在一些优选的实施方式中，每个存储芯片内均设有第二方面提供的读取装置。
69.应当理解的是，读取装置用于控制读取开关201的导通及关断，并不直接控制读取
电压电路的运行，因此，在执行擦写操作时，读取开关201导通也不会触发读取电压电路进行数据读取。
70.在一些优选的实施方式中，每个存储芯片内均设有第三方面提供的擦写装置。
71.综上，本技术实施例提供了一种片选使能控制装置、读取装置、擦写装置及快闪存储器，其中，片选使能控制装置能根据外部输入的操作命令携带的地址信息判断该地址信息所在的存储芯片，并基于判断结果打开对应存储芯片的片选使能信号，使得对于同一个操作命令而言，同一时间有且仅有最多一个存储芯片能根据对应打开的片选使能信号来执行操作，避免多个存储芯片因识别地址错误同时进行读取而导致芯片损坏，以及因识别地址错误同时进行擦写而导致数据丢失。
72.在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
73.另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
74.再者，在本技术各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
75.以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。