闪存的操作电压修调电路和方法与流程

本发明涉及半导体集成电路领域，特别是涉及一种闪存(flash)的操作电压修调电路。本发明还涉及一种闪存的操作电压修调方法。

背景技术：

1、如图1所示，是现有闪存的存储单元的剖面结构示意图；现有闪存包括多个存储单元(cell)101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。各所述存储单元101都采用分离栅浮栅器件。

2、如图1所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

3、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示，两个所述第一栅极结构的浮栅分别作为一个存储位，图1中，分别采用存储位‘a’和存储位‘b’表示。

4、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。

5、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。

6、所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线bl1。

7、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。

8、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

9、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

10、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。

11、现有技术中，对所述存储单元101的存储位‘a’和‘b’进行编程(program)时所加电压完全对称，如表一所示：

12、表一

13、 cg0(v) wl(v) cg1(v) bl0(v) bl1 存储位‘a’ 9 1.5 5 4.5(vsp) idp 存储位‘b’ 5 1.5 9 idp 4.5(vsp)

14、如表一所示，存储位‘a’编程操作时所加电压包括：

15、所述控制栅线cg1接5v，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；

16、所述字线wl接1.5v，用于将所述第二栅极结构103所控制的沟道区的区域段打开；

17、位线bl1接编程电流idp。

18、控制栅线cg0接9v的高压且该高压为控制栅编程电压(vcg)，位线bl0接4.5v的高压且该高压为源编程电压(vsp)，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线cg0和所述位线bl1都是高压，故能实现源端热电子注入编程。

19、存储位‘b’编程操作时所加电信号则进行将cg0和cg1的电压对掉，bl0和bl1的信号对掉。

20、但是，实际上，所述第一栅极结构102a和102b的宽度并不完全相同，特别是采用光刻工艺定义所述第一栅极结构102a和102b时，二者所覆盖区域形成的沟道区的区域段l1和l2会由光刻工艺所带来的偏差，由于沟道长度不同，在所加电信号完全相同的情况下，编程效率会不同，现有技术中，由于存储位‘a’和‘b’所采用的控制栅编程电压和源编程电压相同，当控制栅编程电压和源编程电压的设置满足存储位‘a’的编程效率要求时，对存储位‘b’的编程效率则有可能很低，反之亦然。

技术实现思路

1、本发明所要解决的技术问题是提供一种闪存的操作电压修调电路，能提高编程效率。为此，本发明还提供一种闪存的操作电压修调方法。

2、为此，本发明提供闪存的操作电压修调电路中，闪存包括多个存储单元；各所述存储单元都采用双分离栅浮栅器件。

3、所述双分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的二个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

4、沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段，两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度具有偏差。

5、各所述第一栅极结构的所述控制栅连接到对应的控制栅线，所述第一源漏区和所述第二源漏区连接到对应的位线；两个所述第一栅极结构的所述浮栅分别形成一个存储位；对选定的所述存储位进行编程时，所述存储位对应的所述控制栅线连接控制栅编程电压，靠近所述存储位的所述位线连接源编程电压。

6、令靠近所述第一源漏区的所述存储位为第一存储位以及靠近所述第二源漏区的所述存储位为第二存储位。

7、操作电压修调电路包括：

8、第一电荷泵，所述第一电荷泵的控制端连接多位第一数字信号，所述电荷泵的输出端输出所述源编程电压，所述源编程电压的大小由所述第一数字信号控制。

9、第二电荷泵，所述第一电荷泵的控制端连接多位第二数字信号，所述电荷泵的输出端输出所述控制栅编程电压，所述源编程电压的大小由所述第二数字信号控制。

10、所述第一存储位编程时的所述第一数字信号和所述第二数字信号通过对所述闪存中多个所述存储单元的所述第一存储位进行快编程(fast program)测试得到，所述第二存储位编程时的所述第一数字信号和所述第二数字信号通过对所述闪存中多个所述存储单元的所述第二存储位进行快编程测试得到，使所述第一存储位编程时的所述源编程电压和所述控制栅编程电压的设置独立于所述第二存储位编程时的所述源编程电压和所述控制栅编程电压的设置，以消除两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度偏差对编程效率的影响并从而同时提高所述第一存储位和所述第二存储位的编程效率。

11、进一步的改进是，两个所述第一栅极结构的宽度通过光刻定义，两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度具有光刻工艺带来的偏差。

12、进一步的改进是，所述操作电压修调电路还包括：第一数据选择器和第二数据选择器。

13、所述第一数据选择器的输入端连接第三数字信号和第四数字信号，控制端连接选择信号，输出端输出所述第一数字信号，所述第一数据信号为从所述第三数字信号和所述第四数字信号中选择的一个信号。

14、所述第二数据选择器的输入端连接第五数字信号和第六数字信号，控制端连接所述选择信号，输出端输出所述第二数字信号，所述第二数据信号为从所述第五数字信号和所述第六数字信号中选择的一个信号。

15、进一步的改进是，当对所述第一存储位进行编程时以及进行所述快编程测试时，所述选择信号使所述第一数据信号选择所述第三数字信号以及使所述第二数字信号选择所述第五数字信号。

16、当对所述第二存储位进行编程时以及进行所述快编程测试时，所述选择信号使所述第一数据信号选择所述第四数字信号以及使所述第二数字信号选择所述第六数字信号。

17、进一步的改进是，在所述闪存中，各所述存储单元的所述第一存储位和所述第二存储位通过所述控制栅线的地址的奇偶来区分。

18、进一步的改进是，在所述快编程测试中，同时对多个所述存储单元对应的存储位进行编程测试。

19、进一步的改进是，在进行所述第一存储位对应的所述快编程测试时，在测试过程中不断调整所述第三数字信号和所述第五数字信号的值以调整所述源编程电压和所述控制栅编程电压的大小，直至良率满足要求。

20、在进行所述第二存储位对应的所述快编程测试时，在测试过程中不断调整所述第四数字信号和所述第六数字信号的值以调整所述源编程电压和所述控制栅编程电压的大小，直至良率满足要求。

21、进一步的改进是，所述双分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成，所述沟道区为p型掺杂。

22、或者，所述双分离栅浮栅器件为p型器件，所述第一源漏区和所述第二源漏区都由p+区组成；所述沟道区为n型掺杂。

23、为解决上述技术问题，本发明提供的闪存的操作电压修调方法中，闪存包括多个存储单元；各所述存储单元都采用双分离栅浮栅器件。

24、所述双分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的二个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。

25、沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段，两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度具有偏差。

26、各所述第一栅极结构的所述控制栅连接到对应的控制栅线，所述第一源漏区和所述第二源漏区连接到对应的位线；两个所述第一栅极结构的所述浮栅分别形成一个存储位；对选定的所述存储位进行编程时，所述存储位对应的所述控制栅线连接控制栅编程电压，靠近所述存储位的所述位线连接源编程电压。

27、令靠近所述第一源漏区的所述存储位为第一存储位以及靠近所述第二源漏区的所述存储位为第二存储位。

28、操作电压修调电路包括：

29、第一电荷泵，所述第一电荷泵的控制端连接多位第一数字信号，所述电荷泵的输出端输出所述源编程电压，所述源编程电压的大小由所述第一数字信号控制。

30、第二电荷泵，所述第一电荷泵的控制端连接多位第二数字信号，所述电荷泵的输出端输出所述控制栅编程电压，所述源编程电压的大小由所述第二数字信号控制。

31、操作电压修调方法包括如下步骤：

32、步骤一、对所述闪存中多个所述存储单元的所述第一存储位进行快编程测试以得到所述第一存储位编程时的所述第一数字信号和所述第二数字信号。

33、步骤二、对所述闪存中多个所述存储单元的所述第二存储位进行快编程测试以得到所述第二存储位编程时的所述第一数字信号和所述第二数字信号。

34、步骤一和步骤二使所述第一存储位编程时的所述源编程电压和所述控制栅编程电压的设置独立于所述第二存储位编程时的所述源编程电压和所述控制栅编程电压的设置，以消除两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度偏差对编程效率的影响并从而同时提高所述第一存储位和所述第二存储位的编程效率。

35、进一步的改进是，两个所述第一栅极结构的宽度通过光刻定义，两个所述第一栅极结构所覆盖的所述沟道区的区域段的长度具有光刻工艺带来的偏差。

36、进一步的改进是，所述操作电压修调电路还包括：第一数据选择器和第二数据选择器。

37、所述第一数据选择器的输入端连接第三数字信号和第四数字信号，控制端连接选择信号，输出端输出所述第一数字信号，所述第一数据信号为从所述第三数字信号和所述第四数字信号中选择的一个信号。

38、所述第二数据选择器的输入端连接第五数字信号和第六数字信号，控制端连接所述选择信号，输出端输出所述第二数字信号，所述第二数据信号为从所述第五数字信号和所述第六数字信号中选择的一个信号。

39、进一步的改进是，当对所述第一存储位进行编程时以及进行所述快编程测试时，所述选择信号使所述第一数据信号选择所述第三数字信号以及使所述第二数字信号选择所述第五数字信号。

40、当对所述第二存储位进行编程时以及进行所述快编程测试时，所述选择信号使所述第一数据信号选择所述第四数字信号以及使所述第二数字信号选择所述第六数字信号。

41、进一步的改进是，在所述闪存中，各所述存储单元的所述第一存储位和所述第二存储位通过所述控制栅线的地址的奇偶来区分。

42、进一步的改进是，在所述快编程测试中，同时对多个所述存储单元对应的存储位进行编程测试。

43、进一步的改进是，步骤一中，在进行所述第一存储位对应的所述快编程测试时，在测试过程中不断调整所述第三数字信号和所述第五数字信号的值以调整所述源编程电压和所述控制栅编程电压的大小，直至良率满足要求。

44、步骤二中，在进行所述第二存储位对应的所述快编程测试时，在测试过程中不断调整所述第四数字信号和所述第六数字信号的值以调整所述源编程电压和所述控制栅编程电压的大小，直至良率满足要求。

45、进一步的改进是，所述双分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成，所述沟道区为p型掺杂。

46、或者，所述双分离栅浮栅器件为p型器件，所述第一源漏区和所述第二源漏区都由p+区组成；所述沟道区为n型掺杂。

47、对于采用双分离栅浮栅器件的存储单元的闪存，本发明对存储单元的两个存储位的控制栅编程电压和源编程电压分别独立设置，这样能消除存储单元的两个存储位对应的沟道区的区域段的长度的偏差对编程效率的影响，能使存储单元的两个存储位的编程效率同时得到优化，最后能提高整个闪存的编程效率。

48、本发明能通过数字信号对存储位的控制栅编程电压和源编程电压进行调节，通过快编程测试精确得到所需要的满足良率的栅编程电压和源编程电压，能使各存储位的编程效率都达到最优化。

49、本发明利用存储单元的两个存储位的控制栅线的地址的奇偶不同，很容易实现对两个存储位的区分，从而实现对两个存储位分别进行快编程测试并得到对应的控制栅编程电压和源编程电压。