具有控制存储器存储体的行地址中继器的存储器件的制作方法

本公开的实施例涉及一种存储器件，更具体地，涉及一种包括控制存储器件的存储器存储体组(memory bank group)的行地址中继器(row address repeater)的存储器件。

背景技术：

1、半导体存储器件被分类成易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件的读取速度和写入速度快，但是在不向其供电时丢失在其中存储的数据。相比之下，即使中断(例如，不供应)电力，存储在非易失性半导体存储器件中的信息也不会消失。由于此原因，非易失性半导体存储器件用于存储不管是否供电都必需被保持的信息。

2、一般而言，易失性半导体存储器件(例如，dram)的存储单元可以包括用作开关的一个nmos晶体管和存储电荷(数据)的一个电容器。二进制信息“1”或“0”可以对应于存储单元中的电容器中存储的电荷的存在与否，即，单元电容器的端电压是高还是低。当对存储单元施加与二进制信息相对应的电压时，可以执行写入操作。读取操作可以指这样的操作：电容器中的电荷量的大小随着高电压或低电压而改变并且由存储单元的外部装置或系统检测。随着电荷累积在电容器中，数据保持原则上不需要功耗。然而，由于在mos晶体管的pn结等中可能存在泄漏电流，所以存储的电荷的初始量可能丢失，因此数据可能丢失。

技术实现思路

1、本公开的实施例提供一种通过控制每个存储器存储体组的行地址中继器来高效地管理存储体操作期间的功耗的存储器件。

2、另外，本公开的实施例提供一种通过对每个存储器存储体组的行地址中继器应用数据总线反相技术来高效地管理存储体操作期间的功耗的存储器件。

3、根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成多个存储体组，其中，所述行地址中继器被分组成分别与所述多个存储体组相对应的多个中继器组，其中，所述控制逻辑被配置为根据所述多个存储体组的激活状态来控制所述行地址中继器。根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的激活请求，驱动所述多个中继器组当中的、与所述多个存储体组当中的激活的存储体组相对应的一个或更多个中继器组。

4、根据本公开的实施例，所述控制逻辑被配置为：基于所述多个存储体组与输入/输出焊盘隔开的距离，驱动所述多个中继器组中的、与所述多个存储体组中的离所述输入/输出焊盘的距离小于所述多个存储体组当中的激活的存储体组离所述输入/输出焊盘的距离的至少一个存储体组相对应的至少一个中继器组，而不驱动所述多个中继器组中的、与所述多个存储体组中的离所述输入/输出焊盘的距离大于所述激活的存储体组离所述输入/输出焊盘的距离的至少一个其他存储体组相对应的至少一个其他中继器组。

5、根据本公开的实施例，所述多个存储体组包括：第一存储体组，所述第一存储体组最接近输入/输出焊盘；第二存储体组，所述第二存储体组与所述输入/输出焊盘隔开得比所述第一存储体组更远；以及第三存储体组，所述第三存储体组与所述输入/输出焊盘隔开得比所述第二存储体组更远，其中，所述多个中继器组包括：第一中继器组，所述第一中继器组被配置为向所述第一存储体组传送所述行地址；第二中继器组，所述第二中继器组被配置为向所述第二存储体组传送所述行地址；以及第三中继器组，所述第三中继器组被配置为向所述第三存储体组传送所述行地址，其中，所述控制逻辑被配置为：当所述第一存储体组被激活并且所述第二存储体组和所述第三存储体组被停用时，驱动所述第一中继器组而不驱动所述第二中继器组和所述第三中继器组。

6、根据本公开的实施例，所述控制逻辑被配置为：当所述第二存储体组被激活并且所述第一存储体组和所述第三存储体组被停用时，驱动所述第一中继器组和所述第二中继器组而不驱动所述第三中继器组。

7、根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送当前行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成多个存储体组，其中，所述行地址中继器被分组成分别与所述多个存储体组相对应的多个中继器组，其中，所述控制逻辑被配置为：控制每一个所述中继器组的所述行地址中继器激活每一个所述存储体组的所述存储器存储体；以及对所述当前行地址执行数据总线反相操作以向每一个所述中继器组的所述行地址中继器传送反相行地址。

8、根据本公开的实施例，所述控制逻辑被配置为：当所述当前行地址的多于一半的位从先前行地址改变时，使所述当前行地址反相以针对每一个所述中继器组的所述行地址中继器提供所述反相行地址。

9、根据本公开的实施例，所述控制逻辑被配置为：基于先前激活请求来生成包括先前行地址的信息的第一中间信号；基于当前激活请求来生成包括所述当前行地址的信息的第二中间信号；以及通过将所述第一中间信号与所述第二中间信号进行比较来生成数据总线反相标志。

10、根据本公开的实施例，所述控制逻辑被配置为：当所述第二中间信号的多于一半的位从所述第一中间信号改变时，将所述数据总线反相标志生成为具有高电平；以及针对每一个所述中继器组的所述行地址中继器提供通过对所述数据总线反相标志和所述当前行地址执行异或运算而获得的结果值。

11、根据本公开的实施例，所述控制逻辑被配置为：当所述第二中间信号的少于一半的位从所述第一中间信号改变时，将所述数据总线反相标志生成为具有低电平；以及针对每一个所述中继器组的所述行地址中继器提供通过对所述数据总线反相标志和所述当前行地址执行异或运算而获得的结果值。

12、根据本公开的实施例，所述控制逻辑被配置为：当所述当前行地址的少于一半的位从先前行地址改变时，针对每一个所述中继器组的所述行地址中继器提供所述当前行地址而不使所述当前行地址反相。

13、根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成第一存储体组和第二存储体组，其中，所述行地址中继器被分组成对应于所述第一存储体组的第一中继器组和对应于所述第二存储体组的第二中继器组，其中，所述第一中继器组被配置为向所述第一存储体组和所述第二中继器组传送所述行地址，其中，所述第二中继器组被配置为向所述第二存储体组传送所述行地址，其中，所述控制逻辑被配置为：当接收到与所述第一存储体组的存储器存储体相对应的激活请求而没有与所述第二存储体组的存储器存储体相对应的激活请求时，驱动所述第一中继器组而不驱动所述第二中继器组。

14、根据本公开的实施例，所述第一存储体组与所述第二存储体组相比更接近输入/输出焊盘。

15、根据本公开的实施例，所述存储器存储体还被分组成第三存储体组和第四存储体组，其中，所述行地址中继器还被分组成对应于所述第三存储体组的第三中继器组和对应于所述第四存储体组的第四中继器组，其中，所述第一中继器组被配置为：基于第一中继器驱动信号，向所述第一存储体组和所述第二中继器组传送所述行地址，其中，所述第二中继器组被配置为：基于所述第一中继器驱动信号和第二中继器驱动信号，向所述第二存储体组和所述第三中继器组传送所述行地址，其中，所述第三中继器组被配置为：基于所述第一中继器驱动信号、所述第二中继器驱动信号和第三中继器驱动信号，向所述第三存储体组和所述第四中继器组传送所述行地址，其中，所述第四中继器组被配置为：基于所述第一中继器驱动信号、所述第二中继器驱动信号、所述第三中继器驱动信号和第四中继器驱动信号，向所述第四存储体组传送所述行地址。

16、根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的时钟信号来生成具有第一定时的第一内部激活信号和具有第二定时的第二内部激活信号，所述第二定时比所述第一内部激活信号的所述第一定时晚；基于所述第一内部激活信号和所述第二内部激活信号，从自所述控制器接收到的命令地址信息获得内部命令地址信号；通过对所述内部命令地址信号执行与非运算来生成第一中间信号；根据所述第二内部激活信号的所述第二定时基于所述第一中间信号来生成第二中间信号；以及对所述第二中间信号执行逻辑运算以生成所述第一中继器驱动信号至所述第四中继器驱动信号。

17、根据本公开的实施例，当所述第二中间信号中的至少一个第二中间信号处于高电平时，所述第一中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第二存储体组至所述第四存储体组相对应的信号处于高电平时，所述第二中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第三存储体组和所述第四存储体组相对应的信号处于高电平时，所述第三中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第四存储体组相对应的信号处于高电平时，所述第四中继器驱动信号具有高电平。

18、根据本公开的实施例，所述存储器件还包括：第一异或电路，所述第一异或电路被配置为对数据总线反相标志和当前预先行地址执行异或运算以输出所述行地址；第二异或电路，所述第二异或电路被配置为对所述数据总线反相标志和通过所述行地址中继器传送的延迟行地址执行异或运算以输出复原行地址；以及行地址译码电路，所述行地址译码电路被配置为对所述复原行地址进行译码以生成译码行地址并且向所述存储器存储体传送所述译码行地址，其中，所述控制逻辑被配置为：将先前行地址与所述当前预先行地址进行比较并且基于所述当前预先行地址的转变位的数目来生成所述数据总线反相标志。

19、根据本公开的实施例，所述控制逻辑被配置为：将所述先前行地址与所述当前预先行地址进行比较；以及当所述当前预先行地址的转变位的数目大于所述当前预先行地址的位的一半时，生成具有高电平的所述数据总线反相标志，其中，所述第一异或电路被配置为输出通过使所述当前预先行地址反相而获得的所述行地址，其中，所述第二异或电路被配置为输出通过使所述延迟行地址反相而获得的所述复原行地址。

20、根据本公开的实施例，所述控制逻辑被配置为：将所述先前行地址与所述当前预先行地址进行比较；以及当所述当前预先行地址的转变位的数目小于所述当前预先行地址的位的一半时，生成具有低电平的所述数据总线反相标志，其中，所述第一异或电路被配置为输出与所述当前预先行地址相同的所述行地址，其中，所述第二异或电路被配置为输出与所述延迟行地址相同的所述复原行地址。

21、根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的时钟信号，生成对应于先前激活请求的先前内部激活信号和对应于当前激活请求的当前内部激活信号；基于所述先前内部激活信号，从自所述控制器接收到的先前命令地址信息获得先前内部命令地址信号；基于所述当前内部激活信号，从自所述控制器接收到的当前命令地址信息获得当前内部命令地址信号；从所述先前内部命令地址信号获得包括先前行地址的信息的第一中间信号；从所述当前内部命令地址信号获得包括所述行地址的信息的第二中间信号；以及通过将所述第一中间信号与所述第二中间信号进行比较来生成数据总线反相标志。