经由内插推断与存储器单元相关的阈值电压分布的制作方法
【技术领域】
[0001]本发明一般涉及半导体存储器及方法，且更特定地说，涉及经由内插推断与存储器单元相关的阈值电压分布。
【背景技术】
[0002]存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路及/或外部可抽换装置。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其信息且除了其它以外还可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在没有供电时保留存储信息来提供永久信息且除了其它以外还可包含NAND闪存、NOR闪存、相变随机存储器存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁性随机存取存储器(MRAM) ο
[0003]存储器装置可组合在一起以形成固态硬盘(SSD)。除了其它类型的非易失性及易失性存储器以外，SSD还可包含非易失性存储器(例如，NAND闪存及/或NOR闪存)及/或可包含易失性存储器(例如，DRAM及/或SRAM)。例如，闪存装置可包含将信息存储在(例如)浮动栅极的电荷存储结构中的存储器单元，且可用作广泛的电子应用的非易失性存储器。闪存装置通常使用单晶体管存储器单元，其实现高存储器密度、高可靠性及低功耗。
[0004]阵列架构中的存储器单元可编程为所需状态。例如，电荷可被置于存储器单元的电荷存储结构(例如，浮动栅极)上或从所述电荷存储结构移除以将所述单元编程为特定数据状态。存储器单元的电荷存储结构上的存储电荷可指示所述单元的阈值电压(Vt)。
[0005]例如，单阶单元(SLC)可被编程为两个不同数据状态中的有向数据状态，所述两个不同数据状态可由二进制单位I或O表示。一些闪存单元可被编程为两个以上数据状态中的有向数据状态(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)。这些单元可被称作多状态存储器单元、多单位单元或多阶单元(MLC)。MLC可提供较高密度存储器且不增加存储器单元的数量，因为每一单元可表示一个以上位数(例如，一位以上)。
【附图说明】
[0006]图1说明根据本发明的多个实施例的非易失性存储器阵列的一部分的示意图。
[0007]图2说明根据本发明的多个实施例的多个阈值分布、感测电压及数据指派的图。
[0008]图3说明呈根据本发明的多个实施例的存储器装置的形式的设备的框图。
[0009]图4A到4B说明根据本发明的多个实施例的多个阈值电压分布、感测电压、数据指派及直方图的图。
[0010]图5A到5C说明根据本发明的多个实施例的多个阈值电压分布、感测电压、数据指派及直方图的图。
【具体实施方式】
[0011]本发明包含用于经由内插推断与存储器单元相关的阈值电压分布的设备及方法。多个实施例包含确定各自编程为多个数据状态中的一者的一组存储器单元的软数据，其中所述软数据包括多个不同软数据值；确定与所述不同软数据值中的每一者相关的存储器单元的数量；及使用与所述不同软数据值中的每一者相关的存储器单元的所述经确定数量经由内插过程推断与所述组存储器单元相关的阈值电压分布的至少一部分。
[0012]硬数据可指存储在一或多个存储器单元中且响应于(例如)读取操作提供给主机的二进制数据值。在各个实例中，还可确定与读取操作相关的软数据。例如，在读取操作期间，斜坡感测信号可施加于选定存储器单元，且页缓冲器可在选定存储器单元导电(或停止导电，在下降斜坡读取操作的情况下)时锁存对应于感测信号的振幅的数值。数值的最高有效位可对应于硬数据(例如，选定单元的数据状态)，且数值的最低有效位可对应于相关软数据。例如，软数据可指示硬数据(例如，关于所述单元存储读取硬数据的概率或所述单元存储不同数据的概率的信息)的质量及/或置信度。因此，除了其它好处以外，软数据还可提供诸多好处，例如增加精确度及/或可靠度(例如，降低错误率)及/或增加存储器寿命O
[0013]例如，在本发明的多个实施例中，与多个存储器单元相关的软数据可用来经由如本文中将进一步描述的内插过程推断与多个存储器单元相关的阈值电压(Vt)分布(例如，Vt分布曲线)。与先前方法相比，使用内插以推断Vt分布可提供增加的Vt分布分辨率(例如，与200晕伏Vt分布分辨率相比，50晕伏Vt分布分辨率)。除了其它好处以外，提供增加的(例如，更精细的)Vt分布分辨率还可提供诸多好处，例如实现进一步信号处理(例如，谷值检测)。
[0014]在本发明的以下详述中，参考形成本发明的一部分且通过说明展示可如何实践本发明的多个实施例的附图。这些实施例经足够详细描述以使得所属领域的一般技术人员能够实践本发明的实施例，且应了解可利用其它实施例且可在不违背本发明的范围的情况下作出过程、电及/或结构改变。
[0015]如本文中使用，“多个”事物可指一或多个此类事物。例如，多个存储器单元可指一或多个存储器单元。此外，如本文中尤其关于图式中的参考数字使用的符号“M”及“N”指示本发明的多个实施例可包含因此指定的多个特定特征。
[0016]本文中的图遵循编号惯例，其中第一位数或前面的位数对应于图号且剩余位数识别图中的元件或组件。不同图中的类似元件或组件可通过使用类似位数而识别。例如，100可参照图1中的元件“00”，且类似元件可被参照为图3中的300。如将明白，本文中的各个实施例中所示的元件可经增加、交换及/或消除以提供本发明的多个额外实施例。此外，如将明白，图中提供的元件的比例及相对尺度预期说明本发明的实施例且不应采取限制意义。
[0017]图1说明根据本发明的多个实施例的非易失性存储器阵列100的一部分的示意图。图1的实施例说明NAND架构非易失性存储器阵列。然而，本文中描述的实施例不限于此实例。如图1中所示，存储器阵列100包含存取线(例如，字线105-1、...、105-N)及交叉数据线(例如，本地位线)107-1、107-2、107-3、...、107-M。为便于在数字环境中寻址，字线105-1、...、105-N及本地位线107-1、107-2、107-3、...、107-M的数目可为2的某个幂次(例如，256个字线乘以4，096个位线)。
[0018]存储器阵列100 包含 NAND 串 109-1、109-2、109-3、...、109_M。每一 NAND 串包含各自通信地耦合到相应字线105-1、...U05-N的非易失性存储器单元111-1、...、111_N。每一 NAND串(及其组成存储器单元)还与本地位线107-1、107-2、107-3、...、107_M相关。每一 NAND 串 109-1、109-2、109-3、...109-M 的非易失性存储器单元 111-1、...、111_N 在源极选择门(SGS)(例如，场效应晶体管(FET)) 113与漏极选择门(SGD)(例如，FET) 119之间经源极-漏极串联连接。每一源极选择门113经配置以响应于源极选择线117上的信号将相应NAND串选择性地耦合到共同源极123，而每一漏极选择门119经配置以响应于漏极选择线115上的信号将相应NAND串选择性地耦合到相应位线。
[0019]如图1中说明的实施例中所示，源极选择门113的源极连接到共同源极线123。源极选择门113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择门119的漏极在漏极接触件121-1处连接到对应NAND串109-1的位线107-1。漏极选择门119的源极连接到对应NAND串109-1的最后一个存储器单元Ill-N(例如，浮动栅极晶体管)的漏极。
[0020]在多个实施例中，非易失性存储器单元111-1、...Ull-N的构造包含源极、漏极、例如浮动栅极的电荷存储结构，及控制栅极。非易失性存储器单元111-1、...、111-N使其控制栅极分别耦合到字线105-1.....105-N。非易失性存储器单元的“列”构成NAND串
109-1、109-2、109-3、...、109_M，且分别耦合到给出本地位线 107-1、107-2、107-3、...、
107-M。非易失性存储器单元的“行”是共同地耦合到给出字线105-1.....105-N的所述存储器单元。术语“列”及“行”的使用并未意指暗示非易失性存储器单元的特定线性(例如，垂直及/或水平)定向。除了所述串存储器单元将并联耦合在选择门之间以外，NOR阵列架构将类似地布局。
[0021]如所属领域的一般技术人员将明白，耦合到选定字线(例如，105-1.....105-N)
的单元的子集可一起编程及/或感测(例如，读取)为一页存