用于闪存装置的错误更正码单元、自我测试方法及控制器的制造方法
【技术领域】
[0001]本发明是有关于闪存，尤指一种应用于闪存装置的自我测试方法。
【背景技术】
[0002]闪存可通过电子式的抹除(erase)与写入/程序化(p1gram)以进行数据储存，并且广泛地应用于记忆卡(memory card)、固态硬盘(solid-state drive)与可携式多媒体播放器等等。由于闪存是非挥发性(non-volatile)内存，因此，不需要额外电力来维持闪存所储存的信息，此外，闪存可提供快速的数据读取与较佳的抗震能力，而这些特性也说明了闪存为何会如此普及的原因。
[0003]闪存可区分为NOR型闪存与NAND型闪存。对于NAND型闪存来说，其具有较短的抹除及写入时间且每一内存单元需要较少的芯片面积，因而相较于NOR型闪存，NAND型闪存会允许较高的储存密度以及较低的每一储存位的成本。一般来说，闪存是以内存单元数组的方式来储存数据，而内存单元是由一浮动闸极晶体管(floating-gate transistor)来加以实作，且每一内存单元可通过适当地控制浮动闸极晶体管的浮动闸极上的电荷个数来设定导通所述浮动闸极晶体管所实作的所述内存单元的所需临界电压，进而储存单一个位的信息或者一个位以上的信息，如此一来，当一个或多个预定控制闸极电压施加于浮动闸极晶体管的控制闸极之上，浮动闸极晶体管的导通状态便会指示出浮动闸极晶体管中所储存的一个或多个二进制数(binary digit)。
[0004]然而，由于某些因素，闪存单元中原本储存的电荷的个数可能会受到影响/扰乱，举例来说，闪存中所存在的干扰可能来自于写入干扰(write/programdisturbance)、读取干扰(read disturbance)及/或保持干扰(retent1n disturbance)。以具有各自储存一个位以上的信息的内存单元的NAND型闪存为例，一个物理内存分页(physical page)会包括多个逻辑内存分页(logical page)，且每一逻辑内存分页是采用一个或多个控制闸极电压来进行读取。举例来说，对于一个用以储存3个位的信息的闪存单元来说，所述闪存单元会具有分别对应不同电荷个数(亦即不同临界电压)的8种状态(亦即电荷位准)的其中的一种，然而，由于写入/抹除次数(program/erase count, P/E count)及/或数据保留时间(retent1n time)的缘故，闪存单元中的内存单元的临界电压分布(threshold voltagedistribut1n)便会有所改变，因此，使用原本的控制闸极电压设定(亦即临界电压设定)来读取内存单元中所储存的信息可能会因为改变后的临界变压分布而无法正确地获得所储存的信息。
[0005]上述有关于闪存单元中的内存单元的临界电压分布改变或偏移通常会造成数据读取上的错误，而此一问题可以通过使用错误更正码(Error Correct1n Code, ECC)与软译码(soft decode)方式来获得改善。然而，由于目前闪存在制程上的缩减，读取闪存的数据并进行软译码的过程也相对更容易产生错误，因此，闪存装置在出厂前需要进行测试以判断其读取与译码质量，因此，如何提供一个便宜且有效率的测试方法是一个重要的课题。
【发明内容】
[0006]因此，本发明的一目的在于公开一种应用于闪存装置的自我测试方法，其具有很小的芯片面积，且可以产生大量且十分类似实际自闪存中所读取的数据，以供闪存装置在出厂前进行测试以判断其读取与译码质量。
[0007]依据本发明一实施例，一种应用于一闪存装置的错误更正码单元包括一编码器、一自我测试电路以及一译码器，其中所述编码器用以对所接收到的一输入数据进行编码以产生相对应的一错误更正码；所述自我测试电路是耦接于所述编码器，且用来产生所述输入数据至所述编码器，接收来自所述编码器的所述错误更正码，并使用所述输入数据与所述错误更正码来模拟产生读取所述闪存装置中一闪存的一数据页所得到的一软信息；以及所述译码器是耦接于所述自我测试电路，且用来接收所述软信息，并对所述软信息进行译码以得到一译码结果。
[0008]依据本发明另一实施例，一种应用于一闪存装置的自我测试方法包括:产生一输入数据；对所述输入数据进行编码以产生相对应的一错误更正码；使用所述输入数据与所述错误更正码来模拟产生读取所述闪存装置中一闪存的一数据页所得到的一软信息；以及对所述软信息进行译码以得到一译码结果。
[0009]依据本发明另一实施例，是公开一种记忆装置的控制器，其中所述控制器是用来存取一闪存，所述闪存包含多个区块，且所述控制器包括一只读存储器、一微处理器以及一错误更正码单元，其中所述只读存储器用来储存一程序代码；所述微处理器用来执行所述程序代码以控制对所述闪存的存取以及管理所述多个区块；以及所述错误更正码单元包括一编码器、一自我测试电路以及一译码器，其中所述编码器用以对所接收到的一输入数据进行编码以产生相对应的一错误更正码；所述自我测试电路是耦接于所述编码器，且用来产生所述输入数据至所述编码器，接收来自所述编码器的所述错误更正码，并使用所述输入数据与所述错误更正码来模拟产生读取所述闪存装置中一闪存的一数据页所得到的一软信息；以及所述译码器是耦接于所述自我测试电路，且用来接收所述软信息，并对所述软信息进行译码以得到一译码结果。
【附图说明】
[0010]图1为依据本发明一实施例的一种记忆装置的示意图。
[0011]图2为依据本发明一实施例的错误更正码单元的示意图。
[0012]图3为读取闪存中一内存单元的软信息的示意图。
[0013]图4为依据本发明一实施例的随机数据产生器的示意图。
[0014]图5为依据本发明一实施例的应用于一闪存装置的自我测试方法的流程图。
[0015]其中，附图标记说明如下:
[0016]100记忆装置
[0017]110内存控制器
[0018]112微处理器
[0019]112C程序代码
[0020]112M只读存储器
[0021]114控制逻辑
[0022]116缓冲存储器
[0023]118接口逻辑
[0024]120闪存
[0025]130错误更正码单元
[0026]210编码器
[0027]220自我测试电路
[0028]222随机数据产生器
[0029]224噪声产生器
[0030]226、242缓冲器
[0031]228控制信号有限状态机
[0032]230多任务器
[0033]240数字信号处理器
[0034]244译码器
[0035]302、304曲线
[0036]410加扰器
[0037]412_1 ?412_12加法器
[0038]420种子储存单元
[0039]Rl?Rl3缓存器
[0040]FFl ?FF13正反器
[0041]en致能信号
[0042]Vc_normal输入控制信号
[0043]Vout_normal输出信号
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