非易失性存储器阵列以及使用非易失性存储器阵列来进行分段字编程的方法
【技术领域】
[0001]本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及这样的存储器装置:在该存储器装置中存储器阵列被分段，使得在任何指定的时间，仅仅字的片段被写入该阵列。
【背景技术】
[0002]非易失性存储器单元在本领域中是熟知的。一种现有技术的非易失性存储器单元10在图1中示出。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有在其上形成第二导电类型(诸如N型)的第一区14 (也称为源极线SL)的表面。同为N型的第二区16 (也称为漏极线)形成在衬底12的该表面上。沟道区18位于第一区14和第二区16之间。位线(BL) 20连接至第二区16。字线(WL) 22 (也称为选择栅或行线)定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅(FG) 24位于沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅(CG) 26 (也称为控制栅)位于浮栅24上方并与其绝缘。擦除栅(EG) 28位于第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。擦除栅28也与第一区14绝缘。单元10在USP 7，868，375中进行了更为具体的描述，USP 7，868，375的公开内容的全文以引用方式并入本文。
[0003]用于擦除和编程的一种示例性操作如下所述。通过福勒-诺德海姆(Fowler-Nordheim)隧穿机制对单元10进行擦除,方法是在擦除栅28上施加高电压并且其它端子等于零伏。电子从浮栅24隧穿进入擦除栅28，使得浮栅24带正电，从而接通处于读取操作的单元10，所得存储器单元擦除状态称为“I”状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中压，以及在位线20上施加编程电流。流过字线22和浮栅24之间的间隙的电子的一部分获得足够的能量以射入浮栅24，使得浮栅24带负电，从而断开处于读取操作的单元10，所得存储器单元编程状态称为“O”状态。同一行中的单元10通过在其位线20上施加抑制电压而在编程中被抑制。
[0004]常规的阵列架构被图解在图2中。该阵列包括图1所示类型的非易失性存储器单元10，其被布置成半导体衬底12中的多个行和列。与非易失性存储器单元的阵列相邻的是地址解码器(例如，XDEC 40、YMUX 42、HVDEC 44)和位线控制器(BLINHCTL 46)，该地址解码器和位线控制器用于在所选存储器单元的读取、编程和擦除操作期间解码地址以及为源极14、漏极线16和位线20、WL 22, FG 24、CG 26和EG 28提供各种电压。
[0005]擦除和编程操作需要相对高的电压，该相对高的电压由电荷泵CHRGPMP 48提供。通常，整个数据字(例如，包括32位数据和5位ECC的37位)在单个编程操作期间被写入单行存储器单元中。因此，针对阵列的典型配置为存在4096列的存储器单元，该配置在每行中提供足够的存储器单元以存储整个数据字。图3图解多个行和列的电配置。在所示例子中，阵列被分解成分区，其中每个分区包括8行(即行0-7)。在操作中，具有其所选存储器单元的行在一个编程操作中被编程。为了实现这一点，字线(WL)、耦合栅线CG和擦除栅线EG跨过每行全程延伸，并且电连接到行中的每个存储器单元。这意味着在编程操作期间，电荷泵48必须能够为整行的所选存储器单元提供高电压。这同样适用于擦除操作。一种结果是，具有跨过整行所选存储器单元来提供高电压的能力的这样的电荷泵在尺寸上相对大，以及由此消耗芯片上的大量空间。另一种结果是由电荷泵消耗的功率量。
[0006]存在针对将允许电荷泵尺寸和功耗的减少的存储器单元设计和其操作的需要。
【发明内容】
[0007]上述问题通过非易失性存储器装置得以解决，该非易失性存储器装置包括非易失性存储器单元的N个平面(其中N为大于I的整数)。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。控制器被配置为将多个数据字中的每个分成N个分段字(fract1nal-word)，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
[0008]在本发明的另一方面中是操作非易失性存储器装置的方法。存储器装置包括非易失性存储器单元的N个平面(其中N为大于I的整数)。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。该方法包括将多个数据字中的每个分成N个分段字，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。
[0009]本发明的另一方面是非易失性存储器装置，该非易失性存储器装置包括非易失性存储器单元的N个平面，其中N为大于或等于I的整数。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸。控制器被配置为将多个数据字中的每个分成N个分段字，使用编程电流在编程时间周期内将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的一个中，并且以因数改变编程电流且以该因数相反地改变编程时间周期。
[0010]在本发明的另一方面中，非易失性存储器装置包括第一存储器阵列和第二存储器阵列。存储器阵列中的每个包括非易失性存储器单元的N个平面，其中N为大于I的整数。非易失性存储器单元的每个平面包括按行和列配置的多个存储器单元。N个平面中的每个都包括栅线，该栅线跨过在其中的存储器单元的行来延伸，但不延伸到非易失性存储器单元的N个平面的其它平面。控制器被配置为将多个数据字中的每个分成N个分段字，并且将每个数据字的N个分段字中的每个编程到非易失性存储器单元的N个平面中的不同的一个中。第一行解码器和第一列解码器用于针对第一存储器阵列中的存储器单元来解码地址。第二行解码器和第二列解码器用于针对第二存储器阵列中的存储器单元来解码地址。源极线解码器设置在第一存储器阵列和第二存储器阵列之间，用于针对第一存储器阵列和第二存储器阵列两者中的存储器单元来解码地址。
[0011]通过对说明书、权利要求和附图的查看，本发明的其它目标和特征将变得明显。
【附图说明】
[0012]图1为可向其应用本发明的配置和方法的常规非易失性存储器单元的横截面视图。
[0013]图2为常规非易失性存储器装置的框图。
[0014]图3为常规非易失性存储器装置的阵列架构的示意图。
[0015]图4为本发明的非易失性存储器装置的框图。
[0016]图5为本发明