用于读取数据的灵敏放大器及存储器的制造方法
【技术领域】
[0001]本发明涉及存储电路领域，特别是涉及一种用于读取数据的灵敏放大器及存储器。
【背景技术】
[0002]灵敏放大器(sense amplifier, SA)是存储器中的重要部件,用于读取存储器中的各存储单元所存储的数据。不同类型的存储器，各自所采用的灵敏放大器的结构并不完全相同。
[0003]例如，在申请号为201110211607.0对中国专利申请文献中，公开了一种应用于SRAM的灵敏放大器。其中，SRAM中的存储单元采用六晶体管配置，在进行数据读取时，SRAM的相应存储单元在位线BL及BLb上分别输出一对互补信号，灵敏放大器对该互补信号进行差分放大后输出。为了提高灵敏放大器的速度，该灵敏放大器采用了交叉耦合电路、尾电流晶体管和输出级，且尾电流晶体管的源极连接负电平。
[0004]又例如，在申请号为201210306027.4对中国专利文献中，公开了一种Flash灵敏放大器，该灵敏放大器包括:参考电压发生电路、参考单元阵列位线、对存储单元阵列位线上的电容负载进行预充电的预充电电路、电流放大器电路、及比较器，其中，该电流放大器电路根据参考电压发生电路输出的参考电压信号放大流经Flash的存储单元阵列中的存储单元及参考单元阵列中的参考单元的电流；比较器用于放大存储单元阵列位线及参考单元阵列位线上的电压信号。
[0005]再例如，在申请号为201110372015.7的中国专利文献中，公开了一种应用于非易失性存储器(NVM)的灵敏放大器。该灵敏放大器有一路参考电流支路和一路存储单元电流支路，通过比较该两路信号来输出“O”或“ I ”信号。
[0006]虽然上述各灵敏放大器结构各不相同，但都是通过与参考支路的比较来输出相应的“O”或“I”信号。而在一些采用电流源来向参考支路提供基准电流的灵敏放大器中，由于该电流源所采用的偏置电压通常都来自带隙基准电压源或直接采用外接的电源电压作为其偏置电压，不同于读取操作时各存储单元所采用的偏置电压，由于该两偏置电压的误差范围存在差异，而且，带隙基准电压源或外接的电源电压容易受到工艺、温度、及温度(即PVT)的影响，因此，容易影响数据读取的精度；故需要对现有该种类型的灵敏放大器结构进行改进。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种读电压动态范围大的用于读取存储单元所存储的信号的灵敏放大器。
[0008]本发明的另一目的在于提供一种受工艺、电源电压及温度的影响较小的存储器。
[0009]为实现上述目的及其他相关目的，本发明提供一种用于读取存储单元所存储的信号的灵敏放大器，其至少包括:
[0010]包含待读的存储单元的第一电流支路，其中，所述待读的存储单元由第一控制信号及第二控制信号来选取；
[0011]第二电流支路，其包括多个受控管；
[0012]第三控制信号提供电路，其基于第一控制信号及第二控制信号来提供控制所述多个受控管的第三控制信号，以使所述第二电流支路的电流与所述第一电流支路的电流成比例；
[0013]比较器，其一个输入端连接所述第一电流支路、另一输入端连接所述第二电流支路，用于将所述待读的存储单元的电压降与所述第二电流支路相应电压降的差予以放大后输出。
[0014]优选地，所述第二电流支路包括的受控管的数量基于存储单元所包含的受控管的数量来确定；更为优选地，所述第二电流支路还包括由隔离信号控制的隔离管。
[0015]优选地，所述第三控制信号提供电路包括:对所述第一控制信号进行分压的第一分压电路及对所述第二控制信号进行分压的第二分压电路；更为优选地，所述第一分压电路为电阻分压电路；所述第二分压电路也为电阻分压电路。
[0016]优选地，存储单元所采用的电路包括由第一控制信号控制的第一 MOS管、及连接该第一 MOS管且由第二控制信号控制的第二 MOS管；更为优选地，存储单元还包括由隔离信号控制的隔离管。
[0017]优选地，待读的存储单元属于EEPROM中的存储单元。
[0018]本发明还提供一种存储器，在所述存储器本体中包含前述用于读取存储单元所存储的信号的灵敏放大器。
[0019]如上所述，本发明的用于读取数据的灵敏放大器及存储器，具有以下有益效果:具有较大读电压动态范围，且受工艺、电源电压及温度的影响较小。
【附图说明】
[0020]图1显示为本发明的用于读取存储单元所存储的信号的灵敏放大器示意图。
[0021]图2显示为本发明的用于读取存储单元所存储的信号的灵敏放大器的优选电路示意图。
[0022]元件标号说明
[0023]I灵敏放大器
[0024]11第一电流支路
[0025]111待读的存储单元
[0026]12第二电流支路
[0027]13第三控制信号提供电路
[0028]131第一分压电路
[0029]132第二分压电路
[0030]14比较器
【具体实施方式】
[0031]以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
[0032]请参阅图1至图2。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0033]如图所示，本发明提供一种用于读取存储单元所存储的信号的灵敏放大器。该灵敏放大器I至少包括:第一电流支路11、第二电流支路12、第三控制信号提供电路13、及比较器14。
[0034]所述第一电流支路11包含待读的存储单元，其中，所述待读的存储单元由第一控制信号及第二控制信号来选取。
[0035]其中，所述待读的存储单元包括任何一种未设置参考阵列或参照位线等等存储单元；优选地，所述待读的存储单元为电可擦除可编程ROM (Electrically ErasableProgrammable ROM, EEPROM)中的存储单兀。
[0036]一种优选的第一电流支路11如图2所示，该第一电流支路包括待读的存储单元111及作为开关管的NMOS管N7。其中，该存储单元111包括作为隔离管的NMOS管N1、NMOS管N2和NMOS管N3 ；NM0S管N7的栅极接入第一控制信号SG、漏极接入电源电压Vdd、源极连接NMOS管NI的漏极；NM0S管NI的栅极接入隔离信号A、漏极连接比较器13的正向输入端、源极连接NMOS管N2的源极；NM0S管N2的栅极接入第一控制信号SG、漏极连接NMOS管N3的漏极；NM0S管N3的栅极接入第二控制信号CG、源极连接低电平VSS。本领域技术人员应该理解，第一控制信号SG及第二控制信号CG为由各存储单元中选择当前需要进行读操作的待读的存储单元。
[0037]所述第二电流支路12包括多个受控管。
[0038]优选地，所述第二电流支路12包括的受控管的数量基于存储单元所包含的受控管的数量来确定，例如，存储单元包括由第一控制信号SG控制的NMOS管N2及受第二控制信号CG控制的NMOS管N3，则所述第二电流支路12包括2个受控管。
[0039]一种优选的第二电流支路如图2所示，该第二电流支路包括作为开关管的NMOS管N8、作为隔离管的NMOS管N4、作为受控管的NMOS管N5与NMOS管N6。NMOS管N4和待读的存储单元111中的NMOS管NI的结构及尺寸完全相同，NMOS管N5和待读的存储单元111中的N