2009年3月18日申请的美国专利申请案12/406，524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679，991号、及“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532，030号中。这些专利申请案的全部内容以参照的形式引用到本案说明书中。
[0093]图4是NAND串115的一个构成例的剖视图。图4所示的构成仅为一例，也可以为其他构成，关于若干变化，在下述实施方式中进行叙述。在存储单元阵列111内，沿着记载图4的纸面的深度方向排列着多个图4所示的构造，这些构造共有字线WLO?WL7、选择栅极线S⑶及SGS、以及背栅线BG，从而形成一个串单元SU。
[0094]在半导体基板上，形成例如行解码器112及感应放大器113等周边电路部。而且，在半导体基板上，以被覆该周边电路部的方式形成层间绝缘膜，在该层间绝缘膜上形成存储单元阵列111。也就是说，如图4所示，在半导体基板上方，形成作为背栅线BG发挥功能的导电层(例如多晶硅层)。进而，在背栅线BG上，形成作为字线WLO?WL7发挥功能的多个导电层(例如多晶硅层)。在字线WLO上，形成作为选择栅极线SGS发挥功能的导电层(例如多晶硅层)。进而，在字线WL7上，形成作为选择栅极线SGD发挥功能的导电层(例如多晶硅层)。
[0095]在本例中，字线WLO及WL7形成在同一层上，字线WLl及WL6形成在同一层上，字线WL2及WL5形成在同一层上，字线WL3及WL4形成在同一层上。
[0096]并且，以贯通选择栅极线SGS及字线WLO?WL3的方式形成存储孔MH，而且，以贯通选择栅极线S⑶及字线WL4?WL7的方式形成另一个存储孔MH。在这些存储孔MH内嵌入半导体层AA，嵌入在两个存储孔MH内的半导体层AA通过形成在背栅线BG内的半导体层而连接。该半导体层AA为如下区域，S卩，作为NAND串115的电流路径发挥功能，在存储单元晶体管MT动作时形成通道。进而，在半导体层AA上形成源极线SL及比特线BL。
[0097]存储孔MH的直径Dmh在背栅线BG上方，从上层侧朝向下层侧逐渐变小。也就是说，直径Dmh从字线WL7朝向WL4、以及从字线WLO朝向WL3不断变小。因此，存储孔MH内的半导体层AA具有从上层侧朝向下层侧直径逐渐变小的锥形状。
[0098]图5是表示本实施方式的存储单元晶体管MT可取的阈值分布。如图所示，本例的存储单元晶体管MT可以根据其阈值，保持I比特的数据(SLC(Single-Level Cell，单位阶存储器单元))。I比特数据按照阈值由低到高依次为例如“E”电平、“P”电平。“E”电平是数据被删除的状态下的阈值，例如具有负值(也可以具有正值)，低于验证电压EV。“P”电平是在电荷存储层内注入电荷后的状态的阈值，“P”电平具有高于读出电平“PR”的阈值(PR > EV)。
[0099]1.1.2.3关于感应放大器113的构成
[0100]接下来，参照图6对感应放大器113的构成进行说明。图6是与任一个NAND串115(—根比特线BL)对应的感应放大器113及源极线控制电路114的电路图。感应放大器113每一条比特线具有图6所示的构成，源极线控制电路114每多条源极线SL具有图6所示的构成。
[0101]如图所示，感应放大器113包括感应放大器单元130、调节器131、及η通道MOS晶体管132?134。
[0102]关于晶体管132，对栅极赋予信号BLS，电流路径的一端连接于比特线BL，另一端连接于晶体管133的电流路径的一端。晶体管132作为经由晶体管133将比特线BL连接于感应放大器单元130的开关而发挥功能。因此，除了进行删除动作时以外，在选择对应的比特线BL的情况下，信号BLS的电压设定为例如7?8V左右(可使晶体管132充分地成为接通状态的电压)。
[0103]关于晶体管134，对栅极赋予信号BLP，对汲极施加预充电电压VPRE。接着，晶体管134在进行数据读出时，经由感应放大器单元130、晶体管132及133，对比特线BL进行预充电。
[0104]调节器131调节例如电源电压，产生具有特定值的电压的信号BLC。信号BLC的电压值由例如定序器121的命令决定。
[0105]关于晶体管133，对栅极赋予信号BLC，电流路径的一端经由晶体管132连接于比特线BL，另一端经由感应放大器单元130连接于晶体管134的源极。晶体管133在例如进行数据读出时，将比特线BL的电压设定为与信号BLC对应的所需值。
[0106]感应放大器单元130在进行数据读出时，检测流入比特线BL的电流或比特线BL的电压变化，对读出到比特线BL的数据进行感测或放大。经放大的数据暂时保持在感应放大器单元130内的锁存电路中，其后，经由未图示的输入输出电路而输出到外部(存储器控制器200)。而且，在进行数据写入时，暂时保持从存储器控制器200赋予的写入数据，并经由晶体管132及133将与写入数据对应的电压施加给比特线BL。
[0107]1.1.2.4关于源极线控制电路114的构成
[0108]接下来，继续参照图6对源极线控制电路114的构成进行说明。如图所示，源极线控制电路114包括调节器140、及η通道MOS晶体管141?143。
[0109]关于晶体管141，对栅极赋予信号GSRC，电流路径的一端连接于源极线SL，另一端连接于晶体管142及143的电流路径的一端。晶体管141作为将源极线SL连接于晶体管142及143的开关而发挥功能。因此，当选择源极线SL时，信号GSRC的电压设定为例如7?8V左右(可使晶体管141充分地成为接通状态的电压)。
[0110]关于晶体管143，对栅极赋予信号SLP，例如电源电压Vdd (例如3V)被施加给电流路径的另一端(汲极)。接着，晶体管143在进行数据读出时或进行数据删除时等，经由晶体管141向源极线SL传送电压。
[0111]调节器140调节例如电源电压，产生具有特定值的电压的信号SLG。信号SLG的电压值由例如定序器121的命令决定。
[0112]关于晶体管142，对栅极赋予信号SLG，电流路径的另一端接地(OV)。晶体管142例如在进行读出时，将源极线SL接地。此时，晶体管142的电流驱动力由信号SLG决定。因此，当晶体管143被接通时，源极线SL的电位由被晶体管143传送的电源电压Vdd与根据信号SLG将源极线SL接地的强度的平衡而决定。而且，当晶体管143被断开时，通过晶体管142对源极线SL赋予0V。
[0113]1.1.3关于数据的写入动作
[0114]接下来，对本实施方式的写入动作进行说明。图7是表示本实施方式的写入动作的流程的流程表。
[0115]写入动作大致包括:编程动作，将电荷注入到电荷存储层而使阈值上升；以及编程验证动作，确认作为编程动作的结果的已变化的阈值电压。接着，通过重复进行这些动作组(称为写入顺序)而写入数据。另外，主要通过定序器121的控制来执行图7所示的处理。
[0116]如图所示，首先，NAND型闪速存储器100从控制器200载入数据及地址信号。数据被保持在感应放大器113中，地址信号被输入到定序器121 (步骤S10)。
[0117]接着，定序器121基于地址信号而选择适当的编程电压VPGM，并且命令电荷泵122执行该选择结果。电荷泵122对定序器121的命令作出应答，产生适当的编程电压VPGM，并且将该编程电压VPGM供给到驱动器124 (步骤Sll)。
[0118]接着，行解码器112对定序器121的命令作出应答而选择字线WL，并且对选择字线WL施加编程电压VPGM。进而，感应放大器113向比特线BL施加电压。由此，在存储单元晶体管中，以页为单元将步骤SlO中所载入的数据编程编程(步骤S12)。将步骤S12的情况示于图8。图8是NAND串115的电路图。如图所示，向非选择字线施加电压VPASS，向选择字线施加VPGM。无论保持数据如何，电压VPASS均使存储单元晶体管MT接通，电压VPGM是用来利用FN(F0Wler-N0rdheim，富雷-诺特海姆式)穿隧而将电荷注入到电荷存储层的高电压(VPGM > VPASS)。向背栅线BG施加使晶体管BT接通的电压VBG。进而，向选择栅极线SGD及SGS分别施加电压VSGD及0V。电压VSGD是如下电压，即，使与选择比特线(OV)对应的选择晶体管STl接通，并且使与非选择比特线(VI > 0V)对应的选择晶体管STl断开。
[0119]接着，电荷泵122对定序器121的命令作出应答而产生验证电压。接着，行解码器112将验证电压施加给选择字线WL，而执行编程验证动作(步骤S13)。也就是说，例如依据定序器121的命令，感应放大器113从选择页面读出数据。接着，定序器121基于读出数据，确认存储单元晶体管MT的阈值是否上升到所需值。下面，在验证中将存储单元晶体管MT的阈值已上升到所需值的情况称为“通过”，将未上升的情况称为“失败”。将步骤S13的情况示于图9。图9是NAND串115的电路图。如图所示，向非选择字线施加电压VREAD，向选择字线施加编程验证电压Vpv。无论保持数据如何，电压VREAD均使存储单元晶体管MT接通，电压Vpv是与应进行编程的数据对应的电压(VREAD > Vpv)。向背栅线BG施加电压VBG0进而，向选择栅极线S⑶及SGS分别施加电压VSG。电压VSG是使选择晶体管STl及ST2接通的电压。
[0120]如果页面内的大于等于规定数的存储单元通过验证(步骤S14，是)，则对该页面的写入动作完成。另一方面，如果已通过的存储单元小于规定数，也就是说，如果已失败的存储单元数多(步骤S14，否)，则定序器121判定写入顺序的重复次数是否达到最大次数(步骤S15)。如果已达到最大次数，则写入动作以编程失败的形式完成(步骤S16)。如果小于最大次数，则返回到步骤Sll的处理。此时，定序器121使编程电压VPGM逐步增加(步骤 S17)。
[0121]使用图10，对所述写入动作时的各配线的电压变化的情况进行说明。图10是表示各配线的电压变化的时序图，表示一次写入顺序。
[0122]如图所示，在时间点t0，行解码器112向选择串单元的选择栅极线SGD施加电压VSGD_prog ( > VS⑶)。电压VSGD_prog是使选择晶体管STl接通的电压。
[0123]感应放大器113对尚未通过编程验证的比特线BL施加0V，对已通过的比特线BL及非选择比特线BL施加电压Vl (未图示)。选择晶体管STl将这些电压从汲极传送到源极。
[0124]接下来，在时间点tl，行解码器112使选择栅极线S⑶的电位降低到VS⑶。由此，与已通过验证的比特线BL及非选择比特线BL对应的选择晶体管STl被断开。
[0125]接着，行解码器112向选择字线、非选择字线及背栅线BG施加电压VPASS (时间点t2)。其后，通过将选择字线的电位上升到VPGM，而执行编程动作。
[0126]另一方面，对于与已通过验证的比特线BL及非选择比特线BL对应的NAND串，由于选择晶体管STl为断开状态，因此通道电性浮动。结果，通道的电位因与字线的耦合而上升，导致编程被禁止。
[0127]其后，定序器121执行编程验证动作。也就是说，行解码器112使字线WL的电位降低到0V，并且向选择串单元SU中的选择栅极线SGD及SGS施加电压VSG，使选择晶体管STl及ST2接通(时间点t6)。
[0128]接下来，行解码器112向选择字线施加验证电压Vpv，向非选择字线施加电压VREAD。接着，感应放大器113对被读出到比特线BL中的数据进行感测或放大。根据该读出结果，定序器121判定对选择页面的写入是否已完成(也就是说，是否已通过验证)。如果写入未完成，则重复进行对选择页面的编程动作。
[0129]1.1.4关于编程电压VPGM
[0130]接着，对在所述编程动作时施加给选择字线WL的编程电压VPGM进行说明。
[0131]关于本实施方式的编程电压VPGM的初始值，施加给越下层的字线WL，值越小，施加给越上层的字线WL，值越大。换言之，施加给贯通的存储孔直径越大的字线WL，编程电压VPGM越大，施加给存储孔直径越小的字线WL，编程电压VPGM越小。
[0132]图11是在写入动作时施加给选择字线WL的编程电压VPGM及编程验证电压Vpv的时序图。如图所示，施加给下层的字线WL的编程电压VPGM的初始值为VPGM1，施加给中间层的字线WL的编程电压VPGM的初始值为VPGM2 ( = VPGMl+ Δ V)，施加给上层的字线WL的编程电压VPGM的初始值为VPGM3 ( = VPGM2+ Δ V)。并且，每当重复进行写入顺序时，编程电压VPGM均逐步增加AVPGM。因此，如果以相同的写入顺序的次数进行比较，则始终施加给上层的字线WL的VPGM(例如17?20V左右)大于施加给下层的字线WL的VPGM(例如13?15V左右)。
[0133]接下来，在下文中对编程电压VPGM的详情的一例进行说明。图12是NAND串115的更详细的剖视图。
[0134]如图所示，NAND串115包括分别积层于比特线BL侧及源极SL线侧的(n+1)层字线。η为大于等于I的自然数。在比特线侧的背栅极BG上，依次积层着虚设字线WLDD0、字线 WLDO、WLD1、…、WLDk-2、WLDk-1、WLDk、WLDk+1、WLDk+2、…、WLDn-3、WLDn-2、WLDn-1、WLDn、虚设字线WLDD1、WLDD2。在虚设字线WLDD2上，积层着例如四根选择栅极线S⑶。这四层的选择栅极线SGD共用地电连接，与一个选择晶体管STl等效。进而，在选择栅极线SGD上配置着比特线BL，比特线BL与存储孔MH内的半导体层电连接。
[0135]在源极线侧的背栅极BG上，依次积层虚设字线WLSD0、字线WLSO、WLS1、…、WLSk-2、WLSk-1、WLSk、WLSk+1、WLSk+2、…、WLSn-3、WLSn-2、WLSn-1、WLSn、虚设字线 WLSD1、WLSD2。在虚设字线WLSD2上，积层着四根选择栅极线SGS。这四层的选择栅极线SGS共用地电连接，与一个选择晶体管ST2等效。进而，在选择栅极线SGS上配置源极线SL，源极线SL与存储孔MH内的半导体层电连接。
[0136]在图12中，(n+1)层字线WL从下层依次属于区域A1、A2及A3。并且，各区域Al、A2及A3中所含的字线WL的层数分别为al、a2及a3，均为大于等于2的自然数(al+a2+a3=(n+1))。
[0137]图13是表示存储孔直径与编程电压VPGM的初始值相对于字线WL的位置(区域Al?A3)的关系的曲线图。
[0138]如上所述，贯通越上层的字线WL，存储孔的直径Dmh越大，贯通越下层的字线WL，存储孔的直径Dmh越小。并且，行解码器112是将施加给区域A1、A2及A3的字线WL的编程电压VPGM的初始值分别设为VPGMl、VPGM2及VPGM3。并且，在这些初始值之间，存在VPGMl