半导体装置和半导体存储装置的制造方法
【技术领域】
[0001]本文中讨论的实施例涉及半导体装置和半导体存储装置。
【背景技术】
[0002]近年来，随着半导体制造技术的发展，半导体装置(晶体管)已经小型化并且高度集成化，而且安装在半导体芯片(LSI)上的晶体管的数量稳步增加。
[0003]晶体管的单独由于小型化而产生的泄漏电流的增加以及安装在半导体芯片上的晶体管的数量的增加使整个半导体芯片的泄漏电流(泄漏功率)趋于日益增加。
[0004]另一方面，期望半导体芯片具有较小的功耗，以应用于电池驱动的移动装置并且用于节能的实现。
[0005]例如，SRAM(静态随机存取存储器:半导体存储装置)在半导体芯片中占较大的比例，因此SRAM的泄漏减小对于降低整个半导体芯片的消耗功耗而言是重要的。
[0006]换言之，SRAM被用作例如算术处理单元(处理器)的缓冲存储器和用于执行高速处理的存储器。在这样的SRAM中，特别地，例如字线驱动器的泄漏电流非常大并且占SRAM宏的泄漏电流的大部分。
[0007]如上所述，例如SRAM中的字线驱动器的泄漏电流随着晶体管的小型化和高度集成化而增大，这与近来对较小功耗的需求相矛盾。
[0008]在SRAM的字线驱动器中，例如，驱动字线的末级反相器的电源线由于较大的寄生电容而耗费较长的时间用于充放电。因此，例如动态地控制字线驱动器的电源线的电压以降低消耗的功率，然而却导致操作速度的降低。
[0009]本实施例不受限制地应用于SRAM，并且还适用于各种半导体存储装置，包括例如DRAM(动态随机存取存储器)。此外，本实施例广泛地适用于包括例如选择/未选择可切换电路块的各种半导体装置。
[0010]在这一点上，已提出了用于降低泄漏电流的各种半导体存储装置。
[0011]专利文献1:日本公开特许公报第2008-521157号
[0012]专利文献2:日本公开特许公报第2001-176270号
[0013]专利文献3:日本公开特许公报第H08-234877号
[0014]因此，实施例的一个方面的目的是提供一种半导体装置和一种半导体存储装置，所述半导体装置和半导体存储装置使得能够平衡从未选择状态到选择状态的返回时间的速度的增加和未选择的电路块的泄漏电流的降低。
【发明内容】
[0015]根据实施例的一个方面，提供了一种半导体装置，所述半导体装置包括:能够在选择与未选择之间进行切换的电路块；以及布置在电路块与第一电源线之间的泄漏电流控制电路。
[0016]泄漏电流控制电路包括:布置在电路块与第一电源线之间的第一晶体管；以及布置在电路块与第一电源线之间的电阻器装置。
【附图说明】
[0017]图1是示出半导体存储装置的一个示例的框图；
[0018]图2是示出图1所示的半导体存储装置中的字线驱动器的一个示例的电路图；
[0019]图3是用于描述图2所示的字线驱动器的操作的时序图；
[0020]图4是示出图1所示的半导体存储装置中的字线驱动器的另一示例的电路图；
[0021]图5是用于描述图4所示的字线驱动器的操作的时序图；
[0022]图6是示出图1所示的半导体存储装置中的字线驱动器的又一示例的电路图；
[0023]图7是用于描述图6所示的字线驱动器的操作的时序图；
[0024]图8是用于描述图6所示的字线驱动器的操作的图；
[0025]图9是示出半导体存储装置的第一实施例中的字线驱动器的一个示例的电路图；
[0026]图10是用于描述图9所示的字线驱动器的操作的时序图；
[0027]图11是用于描述图9所示的字线驱动器中的泄漏电流控制电路的图；
[0028]图12是用于描述图11所示的泄漏电流控制电路的修改例的图；
[0029]图13A和图13B是用于描述图9所示的字线驱动器的操作的图；
[0030]图14是用于通过与图6所示的字线驱动器的比较来描述图9所示的字线驱动器的表；
[0031]图15是示出半导体存储装置的第二实施例中的字线驱动器的一个示例的电路图；
[0032]图16是用于示出图15所示的字线驱动器的操作的时序图；
[0033]图17是示出了应用第一实施例的半导体存储装置中的字线驱动器的整体配置的框图；
[0034]图18是用于描述图17所示的字线驱动器的操作的时序图；
[0035]图19是示出了应用第二实施例的半导体存储装置中的字线驱动器的整体配置的框图；以及
[0036]图20是用于描述图19所示的字线驱动器的操作的时序图。
【具体实施方式】
[0037]首先，在描述半导体装置和半导体存储装置的实施例之前，将在下面参照图1至图8来描述半导体存储装置的示例和半导体存储装置的问题。图1是示出半导体存储装置的一个示例的框图并且图1示出了 SRAM的一个示例。
[0038]在图1中，I表示字线驱动器，2表示存储单元阵列，3表示解码器，4表示时序生成电路，50、51、…、5k(50至5k)表示感测放大器，以及60、61、…、6k(60至6k)表示写电路。此外，附图标记MC、WL以及BL和BLX分别表示存储单元(SRAM单元)、字线以及互补(差分)位线。
[0039]如图1所示，SRAM包括字线驱动器1、存储单元阵列2、解码器3、时序生成电路4、感测放大器50至5k以及写电路60至6k。存储单元阵列2包括以矩阵形式布置的多个存储单元MC，所述多个存储单元MC中的每一个连接至字线WL以及位线BL和BLX。
[0040]每个存储单元MC包括六个晶体管，这六个晶体管包括例如P沟道型MOS (pMOS)晶体管了？11和了？12以及11沟道型皿)5(1^05)晶体管TNll至TN14。存储单元MC不限于包括六个晶体管的那些存储单元，而可以为具有各种公知配置的存储单元(SRAM单元)。
[0041]例如，时序生成电路4接收例如时钟信号CK、写启用信号WE和地址信号AD，并且生成各种类型的时序信号。
[0042]解码器3接收例如写启用信号WE和地址信号AD，向字线驱动器I输出解码信号XO至X2，并且字线驱动器I选择与解码信号XO至X2相对应的预定字线WL。
[0043]感测放大器50至5k被布置用于与每个放大器相对应的互补位线BL和BLX，并且在读操作期间读取和输出来自与由字线驱动器I选择的字线WL相对应的存储单元MC的数据。
[0044]写电路60至6k被布置用于与每个电路相对应的互补位线BL和BLX，并且在写操作期间将给定的数据写入与由字线驱动器I选择的字线WL相对应的存储单元MC中。
[0045]在图1所示的半导体存储装置(SRAM)中，在字线驱动器I中流动的泄漏电流非常大并且例如占SRAM宏的泄漏电流的大部分。图1示出了仅下述示例:该示例不仅关于存储单元MC的配置而且关于其他配置；而且无须赘言，可以进行各种修改和改变。
[0046]图2是示出图1所示的半导体存储装置中的字线驱动器的一个示例的电路图。如图2所示，在图1的SRAM中的字线驱动器I中，末级反相器INVWLO至INVWLn分别驱动例如字线WL〈0>至WL〈n>，字线WL〈0>至WL〈n>中的每一个连接有大量存储单元MC。
[0047]在以下描述中，附图标记VDD视情况表示高电势电源线或者高电势电源线的电压(高电势电源电压)，并且附图标记VSS视情况表示低电势电源线或低电势电源线的电压(低电势电源电压)。
[0048]因此，末级反相器INVWLO至INVWLn的晶体管被设计为尺寸较大的晶体管以增加驱动能力。换言之，对于末级反相器INVWLO至INVWLn，使用大尺寸晶体管，并且因此每个末级反相器的泄漏电流也增大。
[0049]此外，字线驱动器I包括例如被布置在行侧以驱动n+1个字线WL〈0>至WL〈n>的n+1个末级反相器INVWLO至INVWLn。因此，末级反相器INVWLO至INVWLn的泄漏电流(泄漏功率)变得非常大并且例如占字线驱动器I的泄漏电流的至少90%。
[0050]图1所示的半导体存储装置中的字线驱动器可以包括例如多个图2所示的字线驱动器(字线驱动器块)I。
[0051]在图2所示的字线驱动器I中，字线驱动器本身既不包括正常操作模式(选择)也不包括待机模式(未选择)，而是仅仅根据来自解码器3的解码信号XO至X2来选择字线。换言之，要注意的是，字线驱动器本身的选择/未选择与由字线驱动器执行的对字线的选择操作不同。
[0052]图3是用于描述图2所示的字线驱动器的操作的时序图，并且图3示出了当例如来自解码器3的解码信号X0〈0>、X1和X2处于高