双端口静态随机存取存储器(sram)的制作方法
【技术领域】
[0001]本文中所述的实施例总体上涉及双端口静态随机存取存储器(SRAM)阵列。
【背景技术】
[0002]提高存储器阵列(诸如静态随机存取存储器(SRAM)阵列)的良品率和可靠性是具有大的片上高速缓存器的集成电路和微处理器的当前设计挑战。嵌入式存储器可包括:单端口 SRAM，其具有一个用于读取和写入操作的访问端口 ；或多端口 SRAM，其可提供高速通信和图像处理。该多端口 SRAM适于并行操作并且提高芯片性能。高性能和低功率多核处理器在管芯内具有若干CPU，其导致存储器存取的数目显著增加。因此，存储器存取速度变成限制因素。对多端口 SRAM的需求已增加，因为可同时从多个端口访问多端口 SRAM。
[0003]一个现有技术方法是双端口位单元实施方式，其包括具有嵌合扩散的2多迹线位单元(类似于6晶体管位单元)，以在字线(WL)A和B两者都接通时针对单元稳定性获得期望的比压。这导致图1的具有歪斜纵横比4:1的宽位单元100。然而，歪斜单元是不期望的，因为局部互连电阻和总WL电阻电容(RC)时间常数受到消极影响。η型扩散层或P型扩散层的嵌合扩散(jogged diffus1n) 110、120、130和140是图案化和可靠性顾虑。金属3 (M3)中的两个WL必须插入2多迹线中。这导致窄的和电阻性的M3WL。为满足性能要求，需要中继器。中继器添加额外面积开销并且减少位密度。进一步地，该2个WL在M3中彼此相邻，两者中间无屏蔽。在两个相邻WL激发(fire)的情况下，在WL之间存在显著交叉耦合。这会不利地影响读取稳定性和/或对位单元进行写入的能力。另外，由于低P型扩散层密度，可能需要周期性地添加额外填料单元。这还减少位密度。
【附图说明】
[0004]结合图式中的附图，根据阅读以下【具体实施方式】将更好地理解所公开的实施例，其中:
[0005]图1示出根据现有技术方法的双端口 SRAM的宽位单元100 ；
[0006]图2示出根据一个实施例的用于双端口 SRAM单元的存储器单元电路(例如，位单元)200 ；
[0007]图3示出根据一个实施例的用于双端口 SRAM单元的存储器单元电路(例如，位单元)的扩散层和晶体管层的布局300 ;
[0008]图4示出根据一个实施例的用于双端口 SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属I)和第一过孔层的布局400 ;
[0009]图5示出根据一个实施例的用于双端口 SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属I)和第二金属层(金属2)的布局500 ；
[0010]图6示出根据一个实施例的用于双端口 SRAM单元的存储器单元电路(例如，位单元)的第三金属层(金属3)的布局600 ；以及
[0011]图7示出根据一个实施例的计算装置1200。
[0012]为示例的简单和清楚起见，图式示出了通用构造方式，并且可省略众所周知的特征和技术的描述和细节，以避免不必要地使本发明的所述实施例的论述含糊不清。另外，图式中的元件未必按比例绘制。例如，图中的元件中的一些元件的维度可能相对于其它元件夸大，以帮助提高对本发明的实施例的理解。不同图中的相同附图标记表示相同元件，而类似的附图标记可(但未必)表示类似元件。
【具体实施方式】
[0013]在一个实施例中，一种用于存储信息的存储器单元电路包括一对交叉耦合的反相器，该一对交叉耦合的反相器用于存储该存储器单元电路的状态。存取器件耦合到该一对交叉耦合的反相器。存取器件提供对该一对交叉耦合的反相器的访问。该存储器单元电路还包括一组电不活跃的P型金属氧化物半导体(PMOS)器件，该一组电不活跃的P型金属氧化物半导体(PMOS)器件耦合到该一对交叉耦合的反相器。该一组电不活跃的PMOS器件与该一对交叉耦合的反相器的一部分(例如，PMOS器件)组合，以实现用于该存储器单元电路的连续P型扩散层。
[0014]该存储器单元电路可以是用于存储信息(例如，数据)的两读取/写入(R/W)双端口 SRAM位单元设计。该设计可以是同步或异步的。该设计可以是用于支持两个R/W和两个时钟操作的四多晶硅迹线布局位单元。当前位单元设计解决用于双端口 SRAM阵列的现有技术方法中的问题。在一个实施例中，此设计提高纵横比。此设计具有无任何嵌合和凹口的连续均匀的η型和P型扩散层，其可帮助提高良品率并且减少可靠性顾虑。字线(WL)可较宽，并且在不同端口的WL之间可存在隔离。对中继器的需求显著减少。P型扩散密度借助本设计的独特位单元电路增加以满足处理要求。
[0015]现参考图式，图2示出根据一个实施例的用于双端口 SRAM单元的用于存储数据的存储器单元电路(例如，位单元)200。存储器单元200包括电活跃的PMOS器件Pl和Ρ2、一组电不活跃的(伪)PMOS器件202 (例如，Ρ3-Ρ6)、下拉NMOS器件NI和Ν2以及存取器件(例如，传输门(pass gate)NMOS器件N3-N6)。PMOS器件Pl和P2以及NMOS器件NI和N2形成一对交叉耦合的反相器。该一组电不活跃的PMOS器件202并不影响单元功能。这允许增加的P型扩散密度，以便以连续方式满足设计规则。SRAM中的每一位存储在交叉耦合的器件P1、P2、NI和N2上。通常，每一个SRAM单元能够存储一个位的信息，并且设置为逻辑高或逻辑低状态。存取器件N3-N6在读取和写入操作期间控制对该单元的访问。针对读取操作可能需要读取帮助。读取帮助在读取访问期间欠驱动(under drive)字线电压，以增加单元稳定性。对该单元的访问通过端口 A的字线(WL)A 214实现，字线(WL)A 214控制存取器件N4和存取器件N5，存取器件N4和存取器件N5继而控制该单元是否应连接到位线BL A 210和BL/A 212。对该单元的访问还通过端口 B的字线(WL)B 224实现，字线(WL) B 224控制存取器件N3和存取器件N6，存取器件N3和存取器件N6继而控制该单元是否应连接到位线BL B 220和BL/B 222。位线用于针对读取和写入操作两者传送数据。
[0016]图1中示出的现有技术方法依赖于2多迹线位单元(即，位单元的一个维度(例如，高度)内的两行多晶硅特征)。本设计使用4多迹线(S卩，位单元的一个维度(例如，高度)内的四行多晶硅特征)。这允许将消除交叉耦合的不同端口的WL之间的隔离。另外，具有不活动伪PMOS器件P3-P6的布局允许连续扩散条带，其增强可制造性。在一个实施例中，单元的纵横比(宽度:高度)提高到2.67。这确保相同数目列的WL RC负载比其在现有技术方法中的情况更好。使用此单元的阵列设计将具有较少中继器使用。当两个传输门同时接通时，将存储器单元尺寸调整为稳定。传输门尺寸可在不增加存储器单元的高度的情况下增加直至极限(例如，增加直至下拉门尺寸的一半)。还可完成结合读取帮助对存取器件尺寸(例如，传输门尺寸)的改变。较宽存取器件在该存取器件中具有减少的随机变化，因为随机变化与器件面积成反比，并且借助较宽存取器件使用读取帮助有助于单元稳定性控制。与此相反，该现有技术方法针对增加的传输门尺寸增加单元高度。
[0017]在具体实施例中，Pl和P2具有为X的选通