存储器电路与其导电层的布线的制作方法
【专利说明】存储器电路与其导电层的布线
[0001]本申请是2010年01月15日提交的优先权日为2010年01月15日的申请号为201010002963.7的名称为“存储器电路与其导电层的布线”的发明专利申请的分案申请。
技术领域
[0002]本发明涉及半导体电路，特别涉及存储器电路与其导电层的布线。
【背景技术】
[0003]存储器电路已经实现于各种应用。存储器电路可能包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及非易失性存储器电路。SRAM电路包括多个存储器单元(cell)。对于提供存储器单元阵列的6-T静态存储器来说，存储器单元的每一个包含六个晶体管。6-T SRAM存储器单元耦接一条位元线BL、一条反位元线BLB以及一条字元线WL。六个晶体管的其中四个形成两组交错耦合的反向器以用于存储代表“O”或“I”的数据。其余两个晶体管作为存取晶体管以控制存储在存储器单元的数据的存取。
[0004]6-T SRAM存储器单元，如上述，也耦接电源Vdd以及其他电源Vss。6_T SRAM存储器单元有多个金属层。6-T SRAM存储器单元的金属3(M3)层用于存储器单元内的字元线WL与本地电压线。字元线与本地电压线互相平行。在M3层上的金属4(M4)层布线成电压线，电压线组态成耦接本地电压线与电源Vss。电压线的金属4层正交于字元线与本地电压线。
[0005]可发现使用M3层作为字元线WL与本地电压线的布线方式造成字元线WL的宽度不能任意的延伸。假如使用薄型SRAM存储器单元这种情况会更加恶化。薄型SRAM存储器单元大约有2.5或更大的长宽比。高的长/宽比值造成窄的字元线布线。窄字元线增加字元线的电阻，反向地影响通过耦接到128、256或更多存储器单元的字元线的信号的RC时间延迟。此外，M4层用于电压线以提振本地电压线。M4层的一部分的面积被电压线的布线所消耗掉。
[0006]基于上述，存储器电路的位元线、电压线以及字元线的布线是有需要的。
【发明内容】
[0007]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器电路，包括:至少一个存储器单元，用于存储数据，该存储器单元親接字元线、位元线、反位元线、第一电压线以及第二电压线；以及第一导电层、第二导电层以及第三导电层，排列在不同层并且布线为定义所述字元线、所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；其中所述第二导电层电耦接所述第一导电层；所述第三导电层电耦接所述第二导电层；以及所述第三导电层布线为所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；以及其中布线为该存储器单元中的所述字元线的所述第三导电层的宽度约为所述存储器单元的短边的宽度的50%或50%以上。
[0008]在该存储器电路中，该第二导电层布线为所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，并且所述第二导电线位于所述第一导电层上方。
[0009]在该存储器电路中，所述位元线配置于该第一电压线与该第二电压线之间。
[0010]在该存储器电路中，所述第二电压线配置于所述位元线与所述第一电压线之间。[0011 ] 在该存储器电路中，该第一电压线是Vdd线并且该第二电压线是Vss线，并且所述字元线正交于所述Vss线。
[0012]在该存储器电路中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
[0013]在该存储器电路中，所述字元线的长度为所述位元线的长度的至少2.5倍。
[0014]根据本发明的另一方面，提供了一种存储器电路，包括:至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；第一金属层；第二金属层，电耦接所述第一金属层，所述第二金属层布线为所述第一电压线以及所述第二电压线；以及一第三金属层，电耦接所述第二金属层，所述第三金属层布线为所述存储器单元中的所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，其中所述第三金属层位于所述第二金属层上，其中布线为所述存储器单元内的所述第三金属层的宽度为所述存储器单元的短边的宽度的50%或50%以上，其中，所述位元线和所述反位元线均设置在所述第一电压线以及所述第二电压线之间。
[0015]在该存储器电路中，所述第二金属层还布线为所述位元线与所述反位元线。
[0016]在该存储器电路中，所述第一电压线是Vdd线以及所述第二电压线是Vss线，并且所述字元线是正交于所述Vss线。
[0017]在该存储器电路中，布线为所述字元线的所述第三金属层未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线。
[0018]在该存储器电路中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
[0019]根据本发明的又一方面，提供了一种存储器电路，包括:至少一个存储器单元，用于存储数据，所述存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；第一金属层，限定所述存储器单元内的电连接件；第二金属层，与所述第一金属层电连接；第三金属层，与所述第二金属层电连接，其中布线为所述存储器单元内的所述字元线的所述第三金属层的宽度为所述存储器单元的短边的宽度的50%或50%以上。
[0020]在该存储器电路中，所述第二金属层布线为所述第一电压线和所述第二电压线，所述第二金属层位于所述第三金属层之下。
[0021 ] 在该存储器电路中，所述第二金属层还布线为所述位元线和所述反位元线。
[0022]在该存储器电路中，所述第一电压线为Vdd线和所述第二电压线为Vss线，并且所述字元线正交于所述Vss线。
[0023]在该存储器电路中，所述第一金属层布线为所述位元线以及所述反位元线，并且所述第一金属层位于所述第二金属层之下。
[0024]在该存储器电路中，所述第一金属层限定所述存储器单元内的电连接件；以及所述第二金属层位于所述第一金属层之上。
【附图说明】
[0025]图1为说明范例的存储器电路的电路图；
[0026]图2为显示范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
[0027]图3为显示另一范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
[0028]图4A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接点层以及金属I(Ml)层的电路布局的电路图；
[0029]图4B为显示图4A所示的包括电路布局的金属2 (M2)层、介孔2层以及金属3 (M3)层；
[0030]图5A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接触层以及金属I(Ml)层的另一电路布局的电路图；
[0031]图5B为显示包括金属I (Ml)层、介孔I层、金属2 (M2)层、介孔2层以及金属3 (M3)层的另一电路布局；以及
[0032]图6为显示包括范例的存储器电路的系统的示意图。
[0033]上述附图中的附图标记说明如下:
[0034]100?存储器电路101?存储器阵列
[0035]1la?存储器单元105?感测放大器
[0036]110、115、120、125、130、135 ?晶体管
[0037]150?第一电压线155?第二电压线
[0038]400?存储器电路
[0039]401a、401b、401c、401d ?存储器单元
[0040]405?阱区域
[0041]407a 407b 407c?氧化定义区域
[0042]409a_409f?多晶区域411a_411g?接点
[0043]413a-413b ?节点
[0044]501a-501d?存储器单元505?讲区域
[0045]507a_507c?氧化定义区域509a_509d?多晶区域
[0046]511a_511g ?接点513a_513b ?节点
[0047]600?存储器电路的系统610?处理器
【具体实施方式】
[0048]为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
[0049]可以了解到以下揭示提供实施不同特征的许多不同实施例或范例。特定范例的组合与排列描述如下以简化本发明。当然这仅仅是范例而不是限制。举例来说，当描述第一特征在第二特征之上的形式时，可能包括第一特征与