电源电压下降保护电路和用于嵌入式fram的方法
【技术领域】
[0001]本发明总体涉及FRAM(铁电随机存取存储器)，并且更具体地涉及改进电路和用于防止由于功率中断而导致的FRAM中的数据损坏的方法。
【背景技术】
[0002]FRAM(也被称为FeRAM)通常被认为是非易失性的，这是因为即使FRAM的运行功率被中断，FRAM仍然持续存储数据。FRAM本质上特征在于破坏性读出，这意味着任何时候FRAM存储器经历读取操作，其存储的信息被损坏，并且因此对应的读出信息应被重写入该FRAM存储器单元中。
[0003]被施加到FRAM的功率可以被中断，S卩，可能经历转换到可接受范围外的水平，其原因在于被施加到包含FRAM的系统的总功率的破坏。被施加到FRAM的功率还可以在如下的某些情况下被中断:如果存在封装管脚(packagepin)到接地或焊盘到接地的外部短路；或可能地如果某人以导致中断施加到FRAM的功率的方式成功地侵入了包含FRAM的系统。如果施加到FRAM的功率被中断的同时出现平常的存储器读取和写入操作，则存储在FRAM中的数据将被损坏并且将永久性地遗失。作为示例，如果施加到FRAM以及相关联的读取/写入/重写入电路系统的运行功率电源电压Vfram等于1.8伏特，并且如果在功率中断Vfram下降到大约1.6伏特以下期间，涉及任何正在进行的读取操作和写入操作的数据将被损坏。
[0004]参考图1A，包括嵌入式FRAM 2的已知系统IA还包括数字核心逻辑3，该数字核心逻辑3以双向总线11的方式被耦合到FRAM 2。数字核心逻辑3以双向数据和控制总线14的方式被耦合至外部数字系统(未示出)。FRAM 2和数字核心逻辑3两者由在导线4-1上的还可以被称为Vfram的电源电压V raRE来供电，数字核心逻辑3通过数字总线13被耦合至时钟生成和控制电路10。导线(conductor)4-1被耦合至集成电路芯片上的传导性集成电路封装盘或管脚5，FRAM存储器系统IA被制造在该集成电路芯片上。被施加到数字核心逻辑3和FRAM 2的期望的电源电压Vfram通过LDO(低压降(Low Drop Out))调节器(regulator)电路7而被生成在传导性盘(pad) 5上，该传导性盘5的输出端被连接到导线4_3。LDO电压调节器7包括运算放大器8，该运算放大器8具有(+)输入端和(_)输入端，该(+)输入端被耦合至参考电压Vref并且(-)输入端通过导线9被耦合至包括电阻器Rl和电阻器R2的分压器之间的结(junct1n)上。放大器8的输出端通过导线4_3被连接，从而将调节的输出电压Vu。施加在电阻分压器R1、R2两端。该调节的输出电压V _从而被施加到传导性盘5上，该传导性盘5通过导线4-1还被连接至FRAM 2和数字核心逻辑3。传导性盘5通过导线4-2还被连接至大容量(large)外部旁路电容器。
[0005]在该示例中，放大器8由被施加到传导性键合盘6的主电源电压Vsuppw来供电。VREF可以等于1.8伏特，同样VLDO被调节为1.8伏特。因此，还作为数字核心逻辑3的电源电压的FRAM电源电压Vfram也等于1.8伏特。C EXT是非常大容量的，并且C EXT可以例如等于2.2微法拉。合适的电源中断检测电路15检测电压Vfram=导线4-1上的VroRE。如果检测到功率中断，则功率中断检测电路15与数字核心逻辑3经由总线11来通信，这使得其运行从而
(I)防止触发(initiate)任何新的FRAM读取操作、写入操作、或重写入操作，以及(2)完成在检测到FRAM功率中断之后在预定时间间隔期间内的任何已开始的读取操作和写入操作，由此防止FRAM数据损坏。
[0006]图1A所示的系统具有的一个问题在于无论Vsu■在何时被中断，1.8伏特的存储器电源电压Vm= Vfram将也被中断，这导致涉及FRAM 2中任何新的或正在进行的读取操作、写入操作、或重写入操作的FRAM数据的损坏。另一个问题在于无论外部传导性盘或管脚5在何时被意外地短路接地，1.8伏特的存储器电源电压Vfram都有可能下降低于1.6伏特，这可能导致涉及在功率中断期间FRAM 2中的任何正在进行(on-going)的或随后的读取操作和写入操作的数据损坏。
[0007]为了克服在该示例中的上述数据损坏的问题，外部旁路电容器应维持耦合至数字核心逻辑3和FRAM 2两者的电源电压Vfram超过1.6伏特达一充分长的间隔，例如至少200ns (纳秒)，从而允许完成所有的正在进行的FRAM读取操作和写入操作。在该200ns时间间隔中，数字核心逻辑3和FRAM 2使大量的电流从外部旁路电容器Cext漏出(drain)，该大量的电流必定是足够大的，以维持Vfram超过1.6伏特从而防止了在200ns时间间隔中FRAM 2的数据损坏。
[0008]现在参考图1B，除了删除了传导性管脚5并且LDO调节器IA的输出电压Vui。通过导线4-3被直接连接到FRAM 2和数字核心逻辑3的电源电压端以外，所示的系统IB与图1A所示的系统IA基本相同。在这种情况下，图1A的外部存储电容器Cint被删除，并且替换地内部存储电容器Cint被耦合在导线4-3和地之间并且被包含在其中系统IB被制造的集成电路芯片上。遗憾的是，这种技术是非常昂贵的，其原因在于所需的非常大容量的内部存储电压电容器Cint要求大量的集成电路面积。
【发明内容】
[0009]本发明的目标在于提供改进的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。
[0010]本发明的另一目标在于提供更有效率的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。
[0011]本发明的另一目标在于提供较小花费的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法。
[0012]本发明的另一目标在于提供改进的、更有效率的电路和用于防止在意外的电源电压中断期间损坏存储在FRAM中的数据的方法，其中电路和方法要求比最接近的现有技术明显小的集成电路芯片的面积。
[0013]所公开的实施例通过将调节的电压(V_)施加到传导性管脚或盘(5-1)从而避免了 FRAM的数据的损坏，其中开关(SWl)被耦合在FRAM的传导性管脚和功率端子之间，从而使得FRAM电源电压(Vfram)在开关被闭合(closed)时等于调节的电压。传导性管脚被耦合至数字电路(3)的功率端子，从而使得数字电路电源电压(V03re)等于调节的电压。功率中断被检测从而产生打开(open)开关且同时防止触发FRAM中的新的读取操作和写入操作的中断信号(nBORdet)。在通过内部电容器(Cint)维持了充足的FRAM电源电压的同时在预定间隔期间完成了 FRAM中的正在进行的读取操作和写入操作。传导性管脚通过开关和传导性管脚之间的键合线电感(Lwire)可以被耦合至开关，从而抑制了它们之间的瞬态电流的流动。
[0014]在实施例中，提供了 FRAM(铁电随机存取存储器)系统，该FRAM系统包括FRAM 2 ;耦合至FRAM 2的数字电路3用于控制FRAM 2中的读取操作和写入操作；耦合到数字电路3的第一电源电压导线4-1，第一电源电压导线4-1被用于将第一电源电压Vctre施加到数字电路3并且第一电源电压导线4-1还被耦合到传导性管脚5-1，传导性管脚5-1传导第二电源电压Vliw的传导性管脚5-1并且被親合至外部电容器C EXT，从而使得第一电源电压^^_的DC值基本上等于第二电源电压Vura的DC值。第二电源电压导线4-4被耦合至FRAM 2从而将第三电源电压Vfram施加FRAM 2。开关电路SWl具有第一端子和第二端子，该第一端子通过第二电源电压导线4-4被耦合至内部电容器CINT，以及该第二端子被耦合至传导性管脚5-1，从而使得第三电源电压Vfram的DC值在开关电路SWl被闭合时基本上等于第二电源电压\D。的DC值。功率中断检测电路28检测第一电源电压Vctre的中断，从而响应于中断的检测而产生中断信号nBORdet并且将开关电路SWl断开，并且使得数字电路3响应于中断信号nBORdet运行从而防止触发任何新的读取操作和写入操作，并且完成了任何正在进行的读取操作和写入操作，其中内部电容器Cint在完成正在进行的读取操作和写入操作期间维持第三电源电压％_超过预定水平。延迟电路(32)在已经完成正在进行的读取操作和写入操作之后产生用于重置FRAM 2的延迟信号nBORdeg (RCdelay)。
[0015]在实施例中，开关电路SWl是MOS晶体管，该MOS晶体管的栅极被耦合至功率中断检测电路28的输出端。
[0016]在实施例中，第一键合线4-5将开关电路SWl的第二端子耦合至传导性管