可以得到快速泄放，使写入反应能力及写入效率得到提高。但是，现有技术小尺寸设计的晶体管使上述晶体管的驱动比例难以控制，因此，小尺寸的存储单元的写入能力会收到影响。
[0077]另外，在上述过程中，PMOS晶体管MLl及NMOS晶体管MPDl构成的反相器的反转、PMOS晶体管MLl及NMOS晶体管MPDl构成的反相器的反转电压也会对写入效率产生影响。
[0078]本发明技术方案添加的上述双栅晶体管恰恰可以减轻上述影响。
[0079]结合图4，在对本发明技术方案的SRAM进行写入操作时(仍设写入前第一存储节点NI为高电平，第二存储节点NO为低电平)，当对字线WL施加高电平、对位线BL施加低电平且位线BLB保持高电平时，传输晶体管MPGO及MPGl导通，位线BLB向第二存储节点NO充电，第二存储节点NO的电平逐渐升高，使得PMOS晶体管MLl逐渐关闭、第二双栅PMOS晶体管MDPl逐渐由半开状态(半开状态时，仅一个栅极导通，另一个栅极被关闭，下同)转入全闭合状态(全闭合状态时，两个栅极均被关闭，下同)，NMOS晶体管MPDl逐渐导通，而第二双栅NMOS晶体管MDNl逐渐由半开状态转入全开状态(两个栅极均被导通)，从上述分析来看，此时第一存储节点NI的上拉驱动力相较于现有技术快速降低，而下拉驱动力相较于现有技术则快速增强，因而由PMOS晶体管MLl、双栅PMOS晶体管MDP1、NM0S晶体管MPDl及双栅NMOS晶体管MDNl构成的反相器的反转电压大大得到提升。
[0080]另外，第一存储节点NI的上述上拉驱动力在写入时的快速降低，也使其与传输晶体管MPGl的驱动比例大大减小，使第一存储节点NO的高电平可以得到快速泄放，使存储单元的写入反应能力及写入效率得到提高。
[0081]由于第一 PMOS晶体管ML0、第二 PMOS晶体管ML1、第一 NMOS晶体管MPD0、第二NMOS晶体管MPD1、第一传输晶体管MPGO、第二传输晶体管MPG1、第一双栅PMOS晶体管MDP0、第二双栅PMOS晶体管MDP1、第一双栅NMOS晶体管MDNO及第二双栅NMOS晶体管MDNl之间的结构具有镜像性，即:
[0082]所述第一 PMOS晶体管MLO与第二 PMOS晶体管MLl的结构相同，所述第一 NMOS晶体管MPDO与第二 NMOS晶体管MPDl的结构相同，所述第一传输晶体管MPGO与第二传输晶体管MPGl的结构相同。
[0083]所述第一双栅PMOS晶体管MDPO与第二双栅PMOS晶体管MDPl的结构相同，所述第一双栅NMOS晶体管MDNO与第二双栅NMOS晶体管MDNl的结构相同。
[0084]因此，上述分析对于另一面的镜像结构(涉及第一 PMOS晶体管ML0、第一 NMOS晶体管MPDO、第一传输晶体管MPGO、第一双栅PMOS晶体管MDPO及第一双栅NMOS晶体管MDN0)也是适用的。
[0085]需要说明的是:
[0086]上述传输晶体管的结构不限于适用NMOS晶体管实现，可以理解的是，作为开关晶体管，使用PMOS晶体管也可以适用。在使用PMOS晶体管实现上述传输晶体管的一则实施例中，所述第一传输晶体管MPGO连接第二存储节点NO的一端为漏极，连接位线BLB的一端为源极；所述第二传输晶体管MPGl连接第一存储节点NI的一端为漏极，连接位线BL的一端为源极。
[0087]另外在设计时，也可以仍设计为，第一传输晶体管的晶体管MPGO尺寸大于第一PMOS晶体管MDP0，所述第二传输晶体管的晶体管MPGl尺寸大于所述第二 PMOS晶体管MDPl0
[0088]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【主权项】
1.一种SRAM存储单元，其特征在于，包括: 第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中， 所述第一 PMOS晶体管的栅极、第一 NMOS晶体管的栅极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线； 所述第二 PMOS晶体管的栅极、第二 NMOS晶体管的栅极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线； 所述第一传输晶体管以及第二传输晶体管的控制极连接至字线，所述第一 PMOS晶体管的源极及第二 PMOS晶体管的源极连接至第一电压，所述第一 NMOS晶体管的源极及第二NMOS晶体管的源极连接至第二电压； 所述SRAM存储单元还包括: 第一双栅PMOS晶体管、第二双栅PMOS晶体管、第一双栅NMOS晶体管及第二双栅NMOS晶体管；其中， 所述第一双栅PMOS晶体管的第一栅极、第一双栅NMOS晶体管的第一栅极、第二双栅PMOS晶体管的漏极、第二双栅NMOS晶体管的漏极连接至所述第一存储节点，所述第一双栅PMOS晶体管的第二栅极及第一双栅NMOS晶体管的第二栅极连接至所述第一位线； 所述第二双栅PMOS晶体管的第一栅极、第二双栅NMOS晶体管的第一栅极、第一双栅PMOS晶体管的漏极、第一双栅NMOS晶体管的漏极连接至所述第二存储节点，所述第二双栅PMOS晶体管的第二栅极及第二双栅NMOS晶体管的第二栅极连接至所述第二位线； 所述第一双栅PMOS晶体管的源极连接至所述第一 PMOS晶体管的漏极，所述第一双栅NMOS晶体管的源极连接至所述第一 NMOS晶体管的漏极，所述第二双栅PMOS晶体管的源极连接至所述第二 PMOS晶体管的漏极，所述第二双栅NMOS晶体管的源极连接至所述第二NMOS晶体管的漏极。2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三NMOS晶体管，所述第二传输晶体管为第四NMOS晶体管； 所述第三NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第四NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。3.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管； 所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。4.如权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管与第二 PMOS晶体管的结构相同，所述第一 NMOS晶体管与第二 NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。5.如权利要求1所述的SRAM存储单元，其特征在于，所述第一双栅PMOS晶体管与第二双栅PMOS晶体管的结构相同，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同。6.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管的晶体管尺寸大于所述第一 PMOS晶体管，所述第二传输晶体管的晶体管尺寸大于所述第二 PMOS晶体 管。7.如权利要求1所述的SRAM存储单元，其特征在于，所述第一位线和第二位线互为互补位线。8.—种SRAM存储阵列，其特征在于，包括: 多个如权利要求1至7任一项所述的存储单元，所述存储单元按行和列排布； 多条第一位线及第二位线； 多条字线；其中， 位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。9.如权利要求8所述的SRAM存储阵列，其特征在于，所述字线采用多晶硅实现，所述位线采用二铝实现。10.一种SRAM存储器，其特征在于，包括如权利要求8或9所述的存储阵列。
【专利摘要】本发明涉及一种SRAM存储单元、存储阵列及存储器。所述SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管、第二传输晶体管、第一双栅PMOS晶体管、第二双栅PMOS晶体管、第一双栅NMOS晶体管及第二双栅NMOS晶体管。本发明能够解决SRAM存储单元可能存在的写入操作失败的问题。
【IPC分类】G11C11/413
【公开号】CN105206298
【申请号】CN201410234170
【发明人】王林
【申请人】展讯通信（上海）有限公司
【公开日】2015年12月30日
【申请日】2014年5月29日