于静态电流测试下检测全域字符线缺陷的制作方法
【技术领域】
[0001 ] 本发明涉及一种检测装置，尤指一种检测内存缺陷的装置。
【背景技术】
[0002]现今，由于半导体制程及个人计算机的进步，计算机内存(computer memory)已成为个人计算机不可或缺的电子装置，计算机内存是一种藉由半导体制程技术做成的电子装置，用以储存资料。
[0003]一般而言，计算机内存可以根据储存能力及电源的关系分为两类:挥发性内存(volatile memory)及非挥发性内存(non-volatile memory)。挥发性内存为当电源供应中断时，内存储存的数据便会消失。非挥发性内存为即使电源供应中断，内存储存的数据并不会消失，并且，再重新供应电源后，就能够再读取内存的数据。
[0004]此外，挥发性内存主要包括:静态随机存取内存(Statistic Random AccessMemory ；SRAM)及动态随机存取内存(Dynamic Random Access Memory ；DRAM)。静态随机存取内存的优点是速度快，但是单元所占用的资源较动态随机存取内存多。另外，动态随机存取内存的优点是单元所占用的资源及空间较小，但是速度比静态随机存取内存慢。一般计算机内存多由动态随机存取内存组成。
[0005]然而，在现有技术中，由于先进的半导体制程，使得内存中的多个全域字符线(global word line ;GWL)彼此之间的距离极小，尤其是动态随机存取内存内的多个全域字符线。因此，对于上述动态随机存取内存的测试变得极为重要，但在实际环境中，由于动态随机存取内存内部的多个晶体管的漏电流极小，无法准确地量测动态随机存取内存内的多个全域字符线彼此之间是否存在短路的情况，因此，为了解决无法直接地及准确地量测动态随机存取内存中的多个全域字符线彼此之间是否存在短路的问题，本发明提出一种有效地量测动态随机存取内存中的多个全域字符线彼此之间是否存在缺陷(如短路)。
[0006]因此，如何提出一种能让使用者在量测时，于实际环境中仍能有效地量测全域字符线彼此之间是否存在缺陷及无需对动态随机存取内存电路作修改的特点，同时兼顾实用性及稳定性、降低测试成本及简易使用的特性，实为目前各界亟欲解决的技术问题。
【发明内容】
[0007]鉴于上述现有技术的缺点，本发明的一主要目的为藉由静态电流测试(IDDQtesting)方法具有测试集成电路缺陷的功能，提供使用者能以原内存电路的方式，无须额外的元件或电路设计，可直接对动态随机存取内存(Dynamic Random Access Memory ；DRAM)的内部全域字符线进行测试，从而减少制造动态随机存取内存产生的缺陷。
[0008]为达上述目的及其它目的，本发明提供一种检测内存缺陷的装置，包括:一第一全域字符线(global word line),包括一寄生电容；一第二全域字符线；一全域字符线前端电路；一全域字符线驱动电路，连接至该全域字符线前端电路及驱动该第一全域字符线；一区域字符线驱动电路，连接至该第一全域字符线及驱动一区域字符线；以及一压控电流晶体管，包括一第一端、一第二端及一第三端，其中，该第一端连接至该第一全域字符线，该第二端连接至该全域字符线前端电路及该全域字符线驱动电路之间，以及该第三端输出测试电流。
[0009]此外，依据本发明实施例，该全域字符线前端电路包括多个全域字符线前端晶体管，该全域字符线驱动电路包括多个全域字符线驱动晶体管，以及该区域字符线驱动电路包括多个区域字符线驱动晶体管。
[0010]另外，依据本发明实施例，该压控电流晶体管可为场效晶体管，且该压控电流晶体管的该第二端及该第三端可互换。
[0011]再者，依据本发明实施例，在检测内存缺陷时，该压控电流晶体管操作于饱和区，用以线性放大该测试电流。
[0012]基于此检测装置，当浮接该全域字符线驱动电路时，该压控电流晶体管的该第三端将输出测试电流。
[0013]此外，依据本发明实施例，除了该第一全域字符线及该第二全域字符线之外，该装置亦可包括多个全域字符线。
[0014]相较于现有技术，本发明不但可以检测内存内的全域字符线的缺陷(例如，由于半导体制程，导致两全域字符线之间短路)，亦可检测内存内的全域字符线与电源供给线之间的缺陷，而且在检测多个全域字符线的缺陷时，能够使使用者基于本身内存电路直接进行检测，无需另行设计额外的测试电路。因此，本发明的检测装置具有降低测试成本及简易操作的优点。
【附图说明】
[0015]图1为说明依据本发明实施例的检测内存缺陷的装置的方块图；以及
[0016]图2为说明依据本发明实施例的检测内存缺陷的装置的波形图。
[0017]其中，附图标记说明如下:
[0018]10全域字符线前端电路
[0019]20全域字符线驱动电路
[0020]30区域字符线驱动电路
[0021]32全域字符线的寄生电容
[0022]40压控电流晶体管
[0023]42 第一端
[0024]44 第二端
[0025]46第三端
[0026]50两全域字符线之间短路或电源供给线及全域字符线之间短路
[0027]60 电流
[0028]GWL0第一全域字符线
[0029]GWL1第二全域字符线
【具体实施方式】
[0030]以下藉由特定的具体实施例说明本发明的实施方式，熟悉本领域的技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。本发明亦可藉由其它不同的具体实例加以施行或应用，本发明说明书中的各项细节亦可基于不同观点与应用在不悖离本发明的精神下进行各种修饰与变更。
[0031]须知，本说明书所附图式绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉本领域的技术人员了解与阅读，并非用以限定本发明可实施的限定条件，故不具有技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应落在本发明所揭示的技术内容所能涵盖的范围内。
[0032]为了解决上述问题，如图1所示，藉由静态电流测试(IDDQ testing)方法，本发明提供一种检测内存缺陷的装置，包括一第一全域字符线(global word line)GWL0，包括一寄生电容；一第二全域字符线GWL1 全域字符线前端电路10 全域字符线驱动电路20，连接至该全域字符线前端电路10及驱动该第一全域字符线GWL0 ;—区域字符线驱动电路30，连接至该第一全域字符线GWL0及驱动一区域字符线；以及一压控电流晶体管40，包括一第一端42、一第二端44及一第三端46,其中，该第一端42连接至该第一全域字符线GWL0，该第二端44连接至该全域字符线前端电路10及该全域字符线驱动电路20之间，以及该第三端46输出测试电流Ipp。
[0033]此外，本发明