存储阵列、存储器及编程、无冗余和冗余读取、操作方法
【技术领域】
[0001]本发明涉及一种存储阵列、存储器和存储器操作方法。
【背景技术】
[0002]熔丝(efuse)技术是根据多晶硅熔丝特性发展起来的一种技术。熔丝的初始电阻值很小，当有大电流经过熔丝时，熔丝被熔断，其电阻值倍增。因此，由熔丝构成的储存单元以判断熔丝是否被熔断来得知其内部储存的数据。
[0003]如图1所示，现有熔丝存储器包括:m条字线、η个列选晶体管、η条位线、η个灵敏放大器和熔丝存储阵列，m和η均为正整数。
[0004]m条字线包括:第1条字线WL1、第2条字线WL2、…、第m条字线WLm。
[0005]η个列选晶体管包括:第1个列选晶体管Ml、第2个列选晶体管M2、第3个列选晶体管M3、…、第η个列选晶体管Μη，所述η个列选晶体管的源极均连接电源电压VDD。
[0006]η条位线包括??第1条位线BL1、第2条位线BL2、第3条位线BL3、…、第η条位线BLn,所述η条位线与所述η个列选晶体管的漏极一一对应连接。
[0007]η个灵敏放大器包括:第1个灵敏放大器SA1、第2个灵敏放大器SA2、第3个灵敏放大器SA3、…、第η个灵敏放大器SAn,所述η个灵敏放大器与所述η条位线--对应连接。
[0008]熔丝存储阵列包括:呈m行η列排布的存储单元。所述m条字线与所述m行存储单元--对应，所述η条位线与所述η列存储单元--对应,一条字线和一条位线对应一个存储单元。
[0009]每个存储单元包括:行选晶体管和熔丝。所述行选晶体管的栅极连接与所述存储单元对应的字线，所述行选晶体管的漏极连接所述熔丝的第一端，所述行选晶体管的源极接地GND，所述熔丝的第二端连接与所述存储单元对应的位线。以第1行1列的存储单元10为例，存储单元10对应第1条字线WL1和第1条位线BL1。存储单元10包括行选晶体管Μ0和熔丝F0，行选晶体管Μ0的栅极连接第1条字线WL1，行选晶体管Μ0的漏极连接熔丝F0的第一端，行选晶体管Μ0的源极接地GND，熔丝F0的第二端连接第1条位线BL1。
[0010]通过对列选晶体管的栅极施加相应的电压可以控制列选晶体管导通或截止，通过对字线施加相应的电压可以控制一行存储单元中的行选晶体管导通或截止。当存储单元中的行选晶体管导通且与该存储单元对应的列选晶体管也导通时，位于该存储单元中的熔丝会被熔断。存储单元中的熔丝被熔断的操作也可以称之为对该存储单元进行烧写操作。熔丝是否被熔断可以根据电阻值来判断，当电阻值大于一定的电阻阈值时视为熔丝被熔断，当电阻值该电阻阈值时视为熔丝未被熔断。
[0011]存储单元中的熔丝被熔断后无法就再进行烧写操作，所以存储单元在编程过程中只能被烧写一次。通常将数据1视为需进行烧写操作的数据，即，对数据1编程时需熔断保存数据1的存储单元中的熔丝，对数据0进行编程时无需熔断保存数据0的存储单元中的熔丝。
[0012]然而，存储单元容易出现编程失败，即烧写操作之后熔丝仍未被熔断，这导致存储单元保存的数据出现错误，从而读取结果错误，存储器的生产良率变低。
【发明内容】
[0013]本发明解决的问题是现有存储器的生产良率较低。
[0014]为解决上述问题，本发明实施例提供一种存储阵列，包括:呈Μ行N列排布的存储单元，Μ彡1，Ν彡2，所述存储单元包括:第一 M0S管和熔丝；
[0015]在同一个存储单元中，第一 M0S管的第一端连接熔丝的第一端，第一 M0S管的第二端和熔丝的第二端中的一个为所述存储单元的第一端，另一个为所述存储单元的第二端；
[0016]位于同一列的存储单兀的第一端连接在一起,位于同一列的存储单兀的第二端连接在一起；
[0017]位于第η列的存储单元的第一端连接位于第η -1列的存储单元的第二端，Ν ^ η ^ 2ο
[0018]本发明实施例还提供一种存储器，包括:上述存储阵列、至少一个第二 M0S管、至少一个灵敏放大器和至少一个第三M0S管；
[0019]第1个第二 M0S管的第一端连接第1个灵敏放大器的输入端和位于第1列的存储单元的第一端，第j个第二 M0S管的第一端连接第j个灵敏放大器的输入端和位于第2j-2列的存储单元的第二端，j ^ 2 ；
[0020]第k个第三M0S管的第一端连接位于第2k_l列的存储单元的第二端，k彡1。
[0021]本发明实施例还提供上述存储器的编程方法，包括:
[0022]使待编程存储单元和与所述待编程存储单元连接的第二 M0S管、第三M0S管形成通路，以编程数据至所述待编程存储单元。
[0023]本发明实施例还提供上述存储器的无冗余读取方法，包括:
[0024]使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三M0S管形成通路，以读取所述待读取存储单元的数据。
[0025]本发明实施例还提供上述存储器的操作方法，包括:
[0026]将第p+c列存储单元设置为与第p列存储单元对应的第p列冗余存储单元，p > 1，c ^ 1 ；
[0027]将所述第p列存储单元对应的待编程数据编程至所述第p列冗余存储单元。
[0028]可选的，所述将第p+c列存储单元设置为与所述第p列存储单元对应的第P列冗余存储单元的步骤在满足以下条件时执行:
[0029]根据所述第p列存储单元对应的待编程数据对所述第p列存储单元至第p+c-Ι列存储单元编程失败。
[0030]可选的，依据以下步骤判断所述第p列存储单元编程失败:
[0031]依次使第1行p列至第Μ行p列存储单元作为待读取存储单元；
[0032]使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三M0S管形成通路以读取所述待读取存储单元的数据，在所述读取的数据和与所述待读取存储单元对应的待编程数据不相同的时判断所述第Ρ列存储单元编程失败。
[0033]可选的，依据以下步骤判断第p+q列存储单元编程失败，1彡q彡c_l，q为奇数:
[0034]依次使第1行ρ列至第Μ行ρ列存储单元作为待读取存储单元；
[0035]使待读取存储单元、所述第ρ+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述待读取存储单元连接的第二 M0S管和与第p+q列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述待读取存储单元对应的待编程数据不同时判断所述第P+q列存储单元编程失败。
[0036]可选的，依据以下步骤判断第p+q列存储单元编程失败，1彡q彡c_l，q为奇数:
[0037]依次使所述第ρ列存储单元中的第1行至第Μ行存储单元作为待读取存储单元；
[0038]使待读取存储单元、所述第ρ+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第P+q列存储单元连接的第二 M0S管和与所述第ρ列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第P列存储单元对应的待编程数据不同时判断所述第P+q列存储单元编程失败。
[0039]可选的，依据以下步骤判断第p+q列存储单元编程失败，1彡q彡c_l，q为偶数:
[0040]依次使所述第ρ列存储单元中的第1行至第Μ行存储单元作为待读取存储单元；
[0041]使待读取存储单元、所述第ρ+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第P+q列存储单元连接的第三M0S管和与所述第ρ列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第P列存储单元对应的待编程数据不同时判断所述第P+q列存储单元编程失败。
[0042]可选的，所述存储器的操作方法还包括:
[0043]根据所述第ρ列存储单元对应的待编程数据对所述第ρ列存储单元编程成功时，将所述P+1列存储单元对应的待编程数据编程至所述第P+1列存储单元。
[0044]本发明实施例还提供一种上述存储器的冗余读取方法，包括:
[0045]使第ρ列存储单元中的待读取存储单元、与所述第ρ列存储单元对应的第ρ列冗余存储单元中的待读取冗余存储单元、与所述第P列存储单元连接的第二 M0S管和与所述第P列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器形成通路，以读取数据，ρ彡1, c彡1, c为奇数。
[0046]可选的，所述存储器的冗余读取方法还包括:
[0047]施加所述存储器的电源电压或地电压至与所述第ρ列存储单元连接的第二 M0S管的第二端。
[0048]本发明实施例还提供一种上述存储器的冗余读取方法，包括:
[0049]使第ρ列存储单元中的待读取存储单元、与所述第ρ列冗余存储单元对应的第ρ列冗余存储单元中的待读取冗余存储单元、与所述第P列冗余存储单元中最后一列冗余存储单元连接的第二 M0S管和与所述第ρ列存储单元连接的灵敏放大器形成通路，以读取数据，ρ彡1, c彡1, c为奇数。
[0050]可选的，所述存储器的冗余读取方法还包括:
[0051]施加所述存储器的电源电压或地电压至与所述第ρ列冗余存储单元中最后一列冗余存储单元连接的第二 M0S管的第二端。
[0052]本发明实施例还提供一种上述存储器的冗余读取方法，包括:
[0053]使第ρ列存储单元中的待读取存储单元、与所述第ρ列存储单元对应的第ρ列冗余存储单元中的待读取冗余存储单元、与所述P列冗余存储单元中最后一列冗余存储单元连接的第三MOS管和与所述第ρ列存储单元连接的灵敏放大器形成通路，以读取数据，ρ彡1, c彡1, c为偶数。
[0054]可选的，所述存储器的冗余读取方法还包括:
[0055]施加所述存储器的电源电压或地电压至与所述ρ列冗余存储单元中最后一列冗余存储单元连接的第三M0S管的第二端。
[0056]与现有技术相比，本发明技术方案提供一种新的存储阵列和存储器结构，应用本发明技术方案提供的相应编程、操作、无冗余读取和冗余读取方法，即便对该存储阵列或存储器编程失败，也能够获得正确的读取数据，提高了存储器的良率，并且存储阵列和存储器结构简单。
【附图说明】
[0057]图1是现有存储器的一结构示意图；
[0058]图2是本发明存储阵列的结构示意图；
[0059]图3是本发明存储器结构的示意图；
[0060]图4是本发明存储器在编程过程中的