非易失性半导体存储装置及其改写方法
【技术领域】
[0001]本发明涉及实现非易失性半导体存储装置的耐久特性以及数据保持特性的提高和改写的高速化的技术。
【背景技术】
[0002]伴随近年来微型计算机的处理的高速化、非易失性半导体存储装置的大容量化，强烈要求非易失性半导体存储装置的改写高速化。
[0003]作为闪存的改写方法，使用如下方法:在改写开始时暂时实施读出，在对存储单元(cell)的写入状态进行了判定之后，进行擦除或写入。通过使用该方法，来削减闪存的擦除次数、程序运行次数，使耐久特性提高。此外，对于在改写开始时已经写入了期待值的存储单元，不进行改写电压的施加，因此带来数据保持特性的提高。
[0004]例如，在专利文献1中，在闪存的改写时，在不需要数据写入前的预写动作(pre-writing)、擦除动作的情况下省略这些动作，由此延迟到达数据改写次数的限制值，抑制可靠性的劣化，而且缩短平均的数据改写时间。
[0005]在先技术文献
[0006]专利文献
[0007]专利文献1:JP特开平8-221994号公报
【发明内容】
[0008]近年来，ReRAM(resistancerandom access memory，电阻式随机存取存储器)、MRAM(magnetoresistive random access memory，磁阻式随机存取存储器)等、不需要固定块单位的擦除，能够实现以比特为单位的双向改写的非易失性半导体存储装置的开发不断进展。在这些非易失性半导体存储装置的改写中，为了使存储单元的耐久特性以及数据保持特性提高，也期望对存储单元的写入状态进行判定来进行改写控制。
[0009]本发明的目的在于，在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。
[0010]本发明所涉及的非易失性半导体存储装置具备:非易失性存储器阵列，其具有各自具有多个写入状态的多个存储单元；解码电路，其选择非易失性存储器阵列中的至少1个存储单元；和读出电路，其从所选择的存储单元得到读出数据。还具备:改写比特信息生成电路，其基于读出数据和被给予的写入数据，生成表示数据改写的要否的改写比特信息；和数据改写电路，其基于所生成的改写比特信息，进行所选择的存储单元的数据改写。改写比特信息生成电路按照多个存储单元各自的每个写入状态的变化样式，具有由内部存储电路、选择电路、和逻辑电路构成的组件。内部存储电路保持所生成的改写比特信息，选择电路选择并输出写入数据和保持在内部存储电路中的改写比特信息中的任意一者。逻辑电路基于读出数据和选择电路的输出来决定改写比特信息。逻辑电路在选择电路选择并输出写入数据的回读模式下，在读出数据与写入数据的组合，符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得进行数据改写。在读出数据与写入数据的组合，不符合分配给逻辑电路的写入状态的变化样式的情况下，决定改写比特信息使得不进行数据改写。在选择电路选择并输出保持在内部存储电路中的改写比特信息的校验模式下，在保持在内部存储电路中的改写比特信息表示刚刚进行了数据改写，并且，来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据不一致的情况下，决定改写比特信息使得进行再次的数据改写。在符合如下两种情况的至少一种的情况下，决定改写比特信息使得不进行再次的数据改写:保持在内部存储电路中的改写比特信息不表示刚刚进行了数据改写的情况、以及来自所选择的存储单元的再次的读出数据与分配给逻辑电路的写入状态的变化样式变化后的期待值数据一致的情况。
[0011]本发明所涉及的非易失性半导体存储装置的改写方法，是具备非易失性存储器阵列的非易失性半导体存储装置的改写方法，所述非易失性存储器阵列具有各自具有多个写入状态的多个存储单元。具备:从非易失性存储器阵列中的被选择的至少1个存储单元得到读出数据的步骤；和基于读出数据和被给予的写入数据，按照多个存储单元各自的每个写入状态的变化样式，并行生成表示数据改写的要否的改写比特信息的步骤。还具备:基于所生成的改写比特信息，反复执行所选择的存储单元的第1变化样式的数据改写，直到能够确认第1变化样式的数据改写的完成为止的步骤；和基于所生成的改写比特信息，反复执行所选择的存储单元的第2变化样式的数据改写，直到能够确认第2变化样式的数据改与的完成为止的步骤。
[0012]根据本发明，在非易失性半导体存储装置的数据改写时，能够在1次读出数据判定中决定以比特为单位的写入控制，能够兼顾存储单元的耐久特性以及数据保持特性的提高和改写高速化。此外，通过设置基于内部保持的改写比特信息和存储器读出数据来实施改写判定的校验模式，能够防止针对改写完成的存储单元的无用的追加写入。
【附图说明】
[0013]图1是本发明的第1实施方式所涉及的非易失性半导体存储装置的框图。
[0014]图2是表示图1中的第1逻辑电路的真值表的图。
[0015]图3是表示图1中的第2逻辑电路的真值表的图。
[0016]图4是表示图1的非易失性半导体存储装置的改写动作的流程图。
[0017]图5是本发明的第2实施方式所涉及的非易失性半导体存储装置的框图。
【具体实施方式】
[0018]以下，基于附图对本发明的实施方式进行详细说明。
[0019](第1实施方式)
[0020]图1是表示本发明的第1实施方式所涉及的非易失性半导体存储装置的构成的图。在图1中，ReRAM、MRAM等能够实现以比特为单位的双向改写的非易失性半导体存储装置，具有由各自保持2值数据的多个存储单元构成的非易失性存储器阵列(ARY)10。还具有对非易失性存储器阵列100中的至少1个存储单元进行选择的行解码电路(XDEC)1IX以及列解码电路(YDEC)1IY、和从存储单元得到读出数据的读出电路即读出放大器(SA)102。还具有对存储单元的写入状态进行电改写的数据改写电路(WD) 103、和基于被给予的写入数据DIN、来自非易失性存储器阵列100的读出数据RO和模式控制信号MODE来生成改写比特信息的改写比特信息生成电路200。写入数据DIN、读出数据R0以及改写比特信息例如为1个地址的量是8比特结构。
[0021]图1所示的改写比特信息生成电路200假定了写入状态从“0”状态向“1”状态变化的情况、和写入状态从“1”状态向“0”状态变化的情况这2个情况。于是由第1选择电路201以及第2选择电路202、第1逻辑电路(L0G1)203以及第2逻辑电路(L0G2)204、和第1内部存储电路(BUF1)205以及第2内部存储电路(BUF2)206构成。第1选择电路201、第1逻辑电路203以及第1内部存储电路205构成一组电路组件(unit)。第2选择电路202、第2逻辑电路204以及第2内部存储电路206构成另一组电路组件。
[0022]第1选择电路201将写入数据DIN和第1内部存储电路205的输出数据作为输入，在模式控制信号MODE为“0”的情况下选择并输出写入数据DIN，在模式控制信号MODE为“1”的情况下选择并输出第1内部存储电路205的输出数据。
[0023]第1逻辑电路203将第1选择电路201的输出DIN1和读出数据R0作为输入，根据模式控制信号MODE的值，如后述那样改变动作，输出表示应执行从“0”状态向“ 1 ”状态的改写的比特的第1改写比特信息D01。
[0024]图2是被分配给从“0”状态向“1”状态的改写的第1逻辑电路203的真值表的一例。在模式控制信号MODE为“0 ”、即为回读模式的情况下，第1逻辑电路203仅针对读出数据R0为“0”状态的比特且写入数据DIN为“1”的比特，输出设定了“0”的改写比特信息D01。此外，在模式控制信号MODE为“ 1 ”、即为校验模式的情况下，第1逻辑电路203仅针对读出数据R0为“0”状态的比特且保持在第1内部存储电路205中的上次改写动作所使用的改写比特信息DIN1被设定“0”的比特，输出设定了 “0”的改写比特信息D01。
[0025]第2选择电路202将写入数据DIN和第2内部存储电路206的输出数据作为输入，在模式控制信号MODE为“0”的情况下选择并输出写入数据DIN，在模式控制信号MODE为“1”的情况下选择并输出第2内部存储电路206的输出数据。
[0026]第2逻辑电路204将第2选择电路202的输出DIN2和读出数据R0作为输入，根据模式控制信号MODE的值，如后述那样改变动作，输出表示应执行从“ 1 ”状态向“0”状态的改写的比特的第2改写比特信息D02。
[0027]图3是被分配给从“1”状态向“0”状态的改写的第2逻辑电路204的真值表的一例。在模式控制信号MODE为“0 ”、即为回读模