数据读出电路的制作方法
【技术领域】
[0001]本发明涉及数据读出电路，更具体涉及在数据读出中对电路施加高电压的情况下，防止对数据存储元件的误写入，且正常读出数据的技术。
【背景技术】
[0002]图6示出现有的存储装置的数据读出电路的电路图。
[0003]PM0S晶体管11的源极端子与高电压侧的电源端子VDD连接。作为非易失性存储元件的PM0S型0ΤΡ元件13，源极端子与PM0S晶体管11的漏极端子连接，漏极端子与PM0S晶体管12的源极端子连接。在数据输出端子D0UT，连接有闩锁电路(latch circuit) 20的输入输出端子、PM0S晶体管12的漏极端子和NM0S晶体管14的漏极端子。NM0S晶体管14的源极端子与低电压侧的电源端子VSS连接。关于现有的存储装置的数据读出电路，以电源端子VDD为GND电压而进行说明。
[0004]PM0S晶体管11、12的栅极被输入信号Φ 1，NM0S晶体管14的栅极被输入信号Φ 2。
[0005]接着，对现有的数据读出电路的动作进行说明。
[0006]在初始状态，信号Φ1为高(High) (VDD)电平，信号Φ 2为低(Low) (VSS)电平，PM0S晶体管11、12和NM0S晶体管14截止。数据输出端子D0UT的电位是闩锁电路20所保持的以前的读出数据的电平。
[0007]首先，使信号Φ2成为高电平而使NM0S晶体管14导通，使数据输出端子D0UT成为低电平。而且，使信号Φ2成为低电平而使NM0S晶体管14截止。
[0008]接着，使信号Φ1成为低电平而使PM0S晶体管11、12导通。因此，数据输出端子D0UT读出PM0S型0ΤΡ元件13的数据，同时在闩锁电路20保持数据。而且，使信号Φ 1成为高电平而使PM0S晶体管11、12截止，但是通过闩锁电路20，数据输出端子D0UT维持该状
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[0009]现有技术文献
专利文献
专利文献1:日本特开2010 - 192039号公报。
【发明内容】
[0010]发明要解决的课题
在PM0S型0ΤΡ元件13的数据为“1”时的数据的读出期间，施加在PM0S型0ΤΡ元件13的漏极一源极间的电压Vds，由式(1)示出。
[0011]Vds = I VSS I — ( I Vthl2 I + I Vovl2 I ) (1)
在此，Vthl2和Vovl2是PMOS晶体管12的阈值电压和过驱动电压。一般，阈值电压Vthl2为一 0.5V，过驱动电压Vovl2为一 0.1V左右，若以一 1.6V使电源端子VSS的电压动作，则PM0S型0ΤΡ元件13的漏极一源极间电压Vds成为一 IV。
[0012]然而，式(1)依赖于I VSS I，例如，在数据的读出期间因静电等而电源间施加高电压时，PMOS型OTP元件13的漏极一源极间电压Vds变大，若超过写入电压则有误写入数据这一问题。
[0013]另外，在现有的数据读出电路中，构成闩锁电路20的NM0S晶体管32的电流(闩锁电流)相对于电源电压以2乘方增加，但是另一方面在PM0S晶体管11、PM0S型0ΤΡ元件
13、PM0S晶体管12的串联连接中流过的电流(0ΤΡ导通电流)因PM0S型0ΤΡ元件13的栅极电压浮动，所以提高电源电压也不会那么增加。因而，存在电源电压高时，闩锁电流会比0ΤΡ导通电流大从而无法进行数据“ 1”读出的问题。
[0014]本发明鉴于这些问题点而构思，提供一种数据读出电路，以在数据的读出中即便对电源电压施加高电压，在非易失性存储器不会有数据的误写入，且能够正常读出数据。
[0015]用于解决课题的方案
为了解决现有的课题，本发明的数据读出电路采用如下的结构。
[0016]该结构包括:非易失性存储元件；闩锁电路，具备输入反相器和输出反相器和M0S晶体管；第一 M0S晶体管，在非易失性存储元件与闩锁电路之间连接；第二 M0S晶体管，在闩锁电路与第一电源端子之间连接；第一偏置电路，用于使第一 M0S晶体管的栅极偏置；以及第二偏置电路，用于使闩锁电路的M0S晶体管偏置，在读出非易失性存储元件的数据时，第一偏置电路和第二偏置电路输出既定的偏置电压。
[0017]发明效果
依据本发明的数据读出电路，能够提供在数据的读出中即便对电源电压施加高电压，在非易失性存储器也不会有数据的误写入，且能够正常读出数据的数据读出电路。
【附图说明】
[0018]图1是示出第一实施方式的数据读出电路的图。
[0019]图2是示出第一实施方式的数据读出电路的读出动作的时间图。
[0020]图3是示出第二实施方式的数据读出电路的图。
[0021 ]图4是示出第三实施方式的数据读出电路的图。
[0022]图5是示出第四实施方式的数据读出电路的图。
[0023]图6是示出现有的数据读出电路的图。
【具体实施方式】
[0024]以下，参照附图，对本发明的数据读出电路的实施方式进行说明。以电源端子VDD为GND电压而说明数据读出电路。
[0025][第1实施方式]
图1是示出第1实施方式的数据读出电路的电路图。
[0026]首先，对本实施方式的数据读出电路的构成元件和连接进行说明。
[0027]本实施方式的数据读出电路具备:作为非易失性存储元件的一个例子的PM0S型0ΤΡ元件13 ；PM0S晶体管11 ；PM0S晶体管12 ;闩锁电路21 ;以及偏置电路51及61。
[0028]PM0S晶体管11的源极端子与高电压侧的电源端子VDD连接。PM0S型0ΤΡ元件13的源极端子与PM0S晶体管11的漏极端子连接，漏极端子与PM0S晶体管12的源极端子连接。在数据输出端子D0UT连接有闩锁电路21的输入输出端子、PM0S晶体管12的漏极端子和NMOS晶体管14的漏极端子。NM0S晶体管14的源极端子与低电压侧的电源端子VSS连接。PM0S晶体管12的源极端子与PM0S型0TP元件13的漏极端子连接。PM0S晶体管11的栅极被输入信号Φ1。NM0S晶体管14的栅极被输入信号Φ2。
[0029]闩锁电路21具备PM0S晶体管31、41和NM0S晶体管32、33、42。由PM0S晶体管41、NM0S晶体管42构成的反相器，在输入端子连接有数据输出端子D0UT，输出端子与由PM0S晶体管31、NM0S晶体管32构成的反相器的输入端子连接。由PM0S晶体管31、NM0S晶体管32构成的反相器，输出端子与数据输出端子D0UT连接。NM0S晶体管33在NM0S晶体管32的源极与电源端子VSS之间连接，栅极端子与节点NBIAS连接。
[0030]偏置电路51向PM0S晶体管12的栅极(节点PBIAS)供给偏置电压。
[0031]偏置电路51具备:耗尽型NM0S晶体管52 ；NM0S晶体管53、54、57 ；以及PM0S晶体管 55、56、58。
[0032]耗尽型NM0S晶体管52的栅极端子与电源端子VSS连接，源极端子与NM0S晶体管53的栅极端子和漏极端子和NM0S晶体管54的栅极端子连接。NM0S晶体管53、54的源极端子与电源端子VSS连接。而且，NM0S晶体管53、54构成电流反射镜电路。PM0S晶体管55的栅极端子和漏极端子与NM0S晶体管54的漏极端子和节点PBIAS连接，源极端子与电源端子VDD连接。
[0033]偏置电路51通过PM0S晶体管56、58和NM0S晶体管57具备允许(enable)功能。PM0S晶体管56在耗尽型NM0S晶体管52的漏极端子与电源端子VDD之间连接，栅极端子被输入信号Φ 1。NM0S晶体管57在NM0S晶体管53的栅极端子与电源端子VSS之间连接，栅极端子被输入信号Φ 1。PM0S晶体管58在节点PBIAS与电源端子VDD之间连接，栅极端子被输入信号Φ1Χ。信号Φ IX是信号Φ1的反相信号。
[0034]偏置电路61向闩锁电路21的NM0S晶体管33的栅极(节点NBIAS)供给偏置电压。
[0035]偏置电路61具备:耗尽型NM0S晶体管62 ；NM0S晶体管63、64 ；以及PM0S晶体管65ο
[0036]耗尽型NM0S晶体管62的栅极端子与电源端子VSS连接，漏极端子与电源端子VDD连接，源极端子与NM0S晶体管63的栅极端子和漏极端子连接。
[0037]偏置电路61通过PM0S晶体管65和NM0S晶体管64具备允许功能。NM0S晶体管64在NM0S晶体管63的源极端子与电源端子VSS之间连接，栅极端子被输入信号Φ IX。PM0S晶体管65在节点NBIAS与电源端子VDD之间连接，栅极端子被输入信号Φ IX。
[0038]接着，对第1实施方式的数据读出电路的读出动作进行说明。
[0039]偏置电路51、61在信号Φ1为低电平(信号Φ IX为高电平)时变为允许，向节点PBIAS、NBIAS输出偏置电压，当信号Φ1为高电平(信号Φ1Χ为低电平)时成为禁止(disable)状态，向节点PBIAS、NBIAS输出电源端子VDD的电压。
[0040]图2是示出第一实施方式的数据读出电路的读出动作的时间图。
[0041 ](读出数据“ 1 ”的动作说明)
t < tl的期间，信号Φ1为高电平且信号Φ2为低电平，PM0S晶体管11和NM0S晶体管14截止。偏置电路51及61为禁止状态，节点PBIAS、NBIAS成为电源端子VDD的电压。因此，PM0S晶体管12截止，数据输出端子D0UT成为闩锁电路21所保持的数据