[0016]另一特征提供用于实施物理不可克隆功能(PUF)的设备，其中所述设备包括金属_绝缘体-金属(ΜΙΜ)装置的阵列，所述ΜΙΜ装置各自经配置以表示第一电阻逻辑状态及第二电阻逻辑状态中的一者且至少多个所述ΜΜ装置初始地处于所述第一电阻逻辑状态，所述ΜΙΜ装置中的每一者具有大于第一电压￥工且小于第二电压％的随机击穿电压VBR，所述击穿电压Vbr表示致使所述MIM装置的薄绝缘体层击穿且使所述MM装置从所述第一电阻逻辑状态过渡到所述第二电阻逻辑状态的电压电平，所述第一电阻逻辑状态具有大于所述第二电阻逻辑状态的电阻;及用于将信号线电压Vsl施加到所述MIM装置中的每一者以致使所述多个Μ頂装置的至少一部分随机击穿且从所述第一电阻逻辑状态过渡到所述第二电阻逻辑状态的装置，所述信号线电压Vsl大于第一电压％且小于第二电压V2。根据一个方面，所述设备进一步包括用于向MIM装置的阵列发送询问的装置，所述询问读取所述阵列中的选定MIM装置的逻辑状态;及用于从Μ頂装置的所述阵列中获得对所述询问的响应的装置，所述响应包含所述阵列中的所述选定ΜΙΜ装置的所述逻辑状态。
[0017]另一特征提供具有存储于其上的一或多个指令的用于实施物理不可克隆功能(PUF)的计算机可读存储媒体，所述指令在由至少一个处理器执行时致使所述处理器将信号线电压VSL施加到多个(金属-绝缘体-金属)ΜΙΜ装置中的每一者，以致使所述多个MIM装置的至少一部分随机击穿且从第一电阻逻辑状态过渡到第二电阻逻辑状态，所述MM装置中的每一者具有大于第一电压％且小于第二电压％的随机击穿电压VBR，所述击穿电压VBR表示致使所述MM装置的薄绝缘体层击穿且使所述MM装置从所述第一电阻逻辑状态过渡到所述第二电阻逻辑状态的电压电平，所述信号线电压Vsl大于所述第一电压％且小于所述第二电压V2，并且所述第一电阻逻辑状态具有大于所述第二电阻逻辑状态的电阻。根据一个方面，所述指令在由处理器执行时进一步致使所述处理器向MM装置的阵列发送询问，所述询问读取所述阵列中的选定Μ頂装置的逻辑状态;及从Μ頂装置的所述阵列中获得对所述询问的响应，所述响应包含所述阵列中的所述选定ΜΙΜ装置的所述逻辑状态。
【附图说明】
[0018]图1说明现有技术中存在的金属-绝缘体-金属(ΜΠΟ装置。
[0019]图2说明现有技术中存在的自旋转移力矩(STT)MRAM电路单元的至少一部分的示意图。
[0020]包括图3A、3B及3C的图3说明STT MRAM电路单元。
[0021 ]图4说明具有等于特定电压值的击穿电压Vbr的MIM装置(例如，MRAM电路单元)的概率分布的曲线图。
[0022]图5说明其中尚未施加致使MM装置的至少一部分击穿且过渡到低电阻逻辑状态的信号线电压Vsl的Μ頂装置的Μ頂阵列(例如，MRAM单元的阵列)。
[0023]图6说明其中已施加致使ΜΜ装置的至少一部分击穿且过渡到低电阻逻辑状态的Μ頂装置的Μ頂阵列(例如，MRAM单元的阵列)。
[0024]图7说明使用基于MRAM的PUF的示范性询问-响应系统。
[0025]图8说明MRAM单元的第一示范性示意图。
[0026]图9说明MRAM单元的第二示范性示意图。
[0027]图10说明用于实施基于MIM的PUF的方法的流程图。
[0028]图11说明用于包含基于MRAM的HJF的电子装置的硬件实施方案的示范性示意框图。
[0029]图12说明包含基于MRAM的PUF的电子装置的处理电路的示意框图。
【具体实施方式】
[0030]在以下描述中，给出具体细节以提供对本发明的各种方面的彻底理解。然而，所属领域的技术人员应理解，可在不具有这些具体细节的情况下实践所述方面。举例来说，可以框图展示电路以免不必要的细节混淆所述方面。在其它情况下，可不详细展示众所周知的电路、结构及技术以免混淆本发明的方面。
[0031]本文中使用的词“示范性”意指“充当实例、例子或说明”。本文中描述为“示范性”的任何实施方案或方面未必应解释为比本发明的其它方面优选或有利。同样，术语“方面”不要求本发明的所有方面包含所论述的特征、优点或操作模式。
[0032]概述
[0033]本文中描述实施基于MM装置阵列(其包含MRAM电路单元阵列)的PUF的方法及设备。具体来说，由于制造工艺变化产生的在Μ頂装置阵列内，例如，MRAM单元阵列中的MRAM电路单元内的个别ΜΙΜ装置当中的唯一及随机击穿电压Vbr变化用作用于实施及执行PUF的基础。由基于MM的PUF(例如，基于MRAM的PUF)产生的响应可用于唯一地识别具有基于MM的PUF的电子装置及/或集成电路。或者，由PUF产生的响应可用作密码安全算法的安全密码密钥。
[0034]示范性基于MIM及MRAM的PUF及用于实施所述基于MIM及MRAM的PUF的方法
[0035]包括图3A、3B及3C的图3说明根据本发明的一个方面的STT MRAM电路单元300。图3A说明具有“平行定向”的MRAM单元300，其中自由层302的磁极性平行于参考层304的第一铁磁层305的磁极性。图3B说明具有“反平行定向”的MRAM单元300，其中自由层302的磁极性与参考层304的第一铁磁层305的磁极性相反。图3C说明具有击穿隧道结层306(例如，信号线电压Vsl超过单元的Vbr)及导电针孔310(例如，称为“击穿条件”)的MRAM单元300。
[0036]如所说明的实例中所展示，MRAM单元300的平行及反平行定向条件可视为“高电阻状态”(本文中还称为“第一电阻逻辑状态”)且由逻辑状态“1”(即，数据位“1”)表示。举例来说，平行定向上的MRAM单元300(图3A)在其自由层302与其AFM钉扎层308之间可具有约2，000欧姆的电阻。作为另一实例，反平行定向上的MRAM单元300(图3B)在其自由层302与其AFM钉扎层308之间可具有约4，000欧姆的电阻。
[0037]相反地，在击穿条件(图3C)下，MRAM单元300可视为“低电阻状态”(在本文中还称为“第二电阻逻辑状态”)且由逻辑状态“0”(即，数据位“0”)表示。举例来说，击穿条件MRAM单元300在其自由层302与其AFM钉扎层308之间可具有仅约300欧姆的电阻。
[0038]MRAM单元300可通过将超过单元300的击穿电压Vbr的信号线电压Vsl施加到单元300而从反平行或平行定向条件过渡到击穿条件。超过击穿电压Vbr的此电压电平致使隧道结层306击穿且致使导电针孔310形成。由于图3C中的击穿MRAM单元300的电阻较低，因此穿过图3C中的MRAM单元300的电流Isl高于在反平行定向及平行定向(即，图3A、3B)两者上穿过MRAM单元300的电流Isl。外部电路(图中未展示)可检测穿过阵列中的单元300的电流Isl量并且确定特定单元300处于高电阻状态还是低电阻状态(S卩，单元表示“1”还是“0”)。
[0039]特别地，即使制造工艺可尝试将MM阵列中的Μ頂装置阵列或MRAM单元阵列中的多个MRAM单元制造成相同，所述阵列中的每个MRAM单元的击穿电压Vbr也不会完全相同。在MIM装置及MRAM电路单元的制造工艺期间的随机变化(例如，变化的半导体装置尺寸、掺杂浓度、不规则性等)致使装置及单元的击穿电压Vbr甚至仅略微地改变。举例来说，MRAM电路单元的阵列可包含具有可低至0.904伏特的击穿电压Vbr的一个MRAM电路单元，而相同MRAM单元阵列中的另一 MRAM电路单元可具有高至1.209伏特的击穿电压Vbr。阵列内的剩余多个单元将具有处于此范围内的击穿电压Vbr。此外，任何一个特定MIM装置或MRAM电路单元的特定击穿电压实际上不可预测并且由于随机制造变化实质上是随机的。如本文所描述，Μ頂阵列的Μ頂装置及/或MRAM阵列的MRAM电路单元的随机击穿电压可用作实施PUF的基础。
[0040]图4说明根据本发明的一个方面的具有等于特定电压值的击穿电压Vbr的ΜΙΜ装置(例如，MRAM电路单元)的概率分布的曲线图400。举例来说，电压电平标记Vi (本文中还称为“第一电压VI”)表示小于MRAM单元阵列内的所有MRAM单元的击穿电压Vbr的电压电平。因此，很大可能性(例如，99.99%)是阵列中的所有MRAM单元可能具有大于Vi的击穿电压VBR，并且因此将Vi施加到阵列的MRAM单元的信号线可能致使MRAM单元不会击穿(S卩，MRAM单元不会从高电阻状态“1”过渡到低电阻状态“0”)。相反地，电压电平标记％表示大于阵列内的所有MRAM单元的击穿电压Vbr的电压电平。因此，很大可能性(例如，99.99%)是将电压电平V2施加到阵列内的任何MRAM单元的信号线可能导致MRAM单元击穿(即，MRAM单元将从高电阻状态“1”过渡到低电阻状态“0”)。电压电平标记V3(在本文中还称为“第三