一种系统级封装结构及用于该结构的闪存裸片测试方法
【技术领域】
[0001]本发明属于系统级封装芯片领域，特别涉及一种系统级封装结构及用于该结构的闪存裸片测试方法。
【背景技术】
[0002]随着封装技术的进步，将不同芯片裸片，如闪存芯片裸片和主芯片裸片封装在一起，是一种常见的技术手段，该技术简称SiP(System in package，系统级封装)。系统级封装技术能有效降低芯片应用整体B0M(Bill of Materials，物料清单)成本，但是会给芯片测试带来一定的挑战。
[0003]在将闪存裸片和主芯片裸片封装在一起后，如果不将闪存裸片管脚拉到封装后芯片外面，则无法直接测量闪存裸片，只能通过主芯片中的闪存控制器对闪存裸片进行读写访问以对闪存裸片的连接和功能进行测试，判断闪存裸片和主芯片的连接是否完整以及闪存裸片是否损坏。利用闪存控制器对闪存裸片进行测试的系统级封装结构，包括闪存裸片、主芯片裸片和主芯片裸片上的闪存控制器，闪存裸片上设有第一管脚，主芯片裸片上设有第二管脚、第三管脚以及与第三管脚相连的伸至外部的第四管脚、第五管脚以及与第五管脚相连的伸至外部的第六管脚。闪存控制器通过第二管脚与第一管脚相连，通过控制闪存控制器可以对闪存裸片进行读写操作。现有技术的第四管脚和第六管脚是封装在外部的系统级封装正常工作时的功能管脚。
[0004]由于闪存裸片有很多供应商，每一家供应商提供的闪存裸片的测试方法和测试要求可能不完全一样，因此利用闪存控制器对闪存裸片进行测试的方法受限于闪存控制器所能实现的功能特性。如果闪存控制器没有实现某些闪存裸片供应商的部分测试功能，将导致闪存裸片的部分测试功能在实际测试过程中无法完成。
[0005]如果将闪存裸片管脚拉到封装后芯片外面以进行测试，则封装后芯片会多出一些管脚，导致芯片的封装成本上升。
【发明内容】
[0006]利用闪存控制器对系统级封装闪存裸片进行测试时，受限于闪存控制器所能实现的功能特性，部分测试功能无法完成;将系统级封装闪存裸片管脚拉到封装后芯片外面以进行测试，则封装后芯片会多出一些管脚，芯片的封装成本高。本发明的目的在于，针对上述现有技术的不足，提供一种系统级封装结构及用于该结构的闪存裸片测试方法。
[0007 ]为解决上述技术问题，本发明所采用的技术方案是:
一种系统级封装结构，包括闪存裸片、主芯片裸片和主芯片裸片上的闪存控制器，还包括若干条复用支路，所述复用支路包括闪存裸片上的第一管脚，主芯片裸片上的数据选择器、第一数据分配器、第二管脚和第三管脚，与第三管脚相连的伸至外部的第四管脚;所述第一数据分配器的输入端与第三管脚相连，第一数据分配器的第一输出端与数据选择器的第一输入端相连，第一数据分配器的第二输出端与主芯片裸片上的第一功能模块相连，第一数据分配器的选择信号输入端与主芯片裸片上的可编程逻辑块相连;所述数据选择器的第二输入端与闪存控制器相连，所述数据选择器的输出端通过第二管脚与第一管脚相连，所述数据选择器的开关信号输入端与主芯片裸片上的第五管脚相连，第五管脚与伸至外部的第六管脚相连。
[0008]借由上述结构，本发明的第四管脚为测试和功能复用管脚，当需要进行测试时，可以通过逻辑编程控制从第四管脚输入的信号是作为测试用管脚还是功能信号管脚。当作为测试用管脚时，从第四管脚输入的测试信号依次经第三管脚、第一数据分配器、数据选择器和第二管脚输出至闪存裸片的第一管脚，从而对闪存裸片进行测试；当作为功能信号管脚时，从第四管脚输入的测试信号通过第一数据分配器的第二输出端输出至主芯片裸片的第一功能模块，不影响系统级封装正常使用时的功能。与现有技术相比，为了达到测试的目的，只需要增加一个测试使能控制管脚，即第六管脚。
[0009]进一步地，还包括第二数据分配器，所述第二数据分配器的输入端与第五管脚相连，所述第二数据分配器的第一输出端与所述数据选择器的开关信号输入端相连，所述第二数据分配器的第二输出端与主芯片裸片上的第二功能模块相连，所述第二数据分配器的选择信号输入端与所述可编程逻辑块相连。
[0010]借由上述结构，第六管脚可以作为测试使能控制和功能复用管脚，当需要进行测试时，可以通过逻辑编程控制从第六管脚输入的信号是作为测试使能控制用管脚还是功能信号管脚。当作为测试使能控制管脚时，从第六管脚输入的测试使能控制信号依次经第五管脚、第二数据分配器进入数据选择器的开关信号输入端，控制数据选择器的输出端输出测试信号至闪存裸片；当作为功能信号管脚时，从第六管脚输入的测试信号通过第二数据分配器的第二输出端输出至主芯片裸片的第二功能模块，不影响系统级封装正常使用时的功能。与现有技术相比，为了达到测试的目的，所有的与测试有关的管脚都是复用管脚，不需要为测试用而增加额外管脚。
[0011]进一步地，还包括一次性可编程存储器、反相器和与门，所述一次性可编程存储器的输出端与反相器的输入端相连，反相器的输出端与与门的第一输入端相连，所述与门的第二输入端与第五管脚相连，所述与门的输出端与所述数据选择器的开关信号输入端相连。
[0012]进一步地，还包括一次性可编程存储器、反相器和与门，所述一次性可编程存储器的输出端与反相器的输入端相连，反相器的输出端与与门的第一输入端相连，所述与门的第二输入端与第二数据分配器的第一输出端相连，所述与门的输出端与所述数据选择器的开关信号输入端相连。
[0013]设置一次性可编程存储器，和第六管脚共同控制是否进行测试。由于一次性可编程存储器只能由O写为I，因此，当测试结束，将一次性可编程存储器由O写为I，从而不管与门的第二输入端输入何种信号，与门的输出信号总是控制数据选择器的输出信号为从闪存控制器输入的信号。即，测试结束后，测试功能就关闭，不能再打开，保证了系统级封装芯片的安全性。
[0014]基于同一个发明构思，本发明还提供了一种闪存裸片测试方法，用于所述的系统级封装结构，测试前，利用可编程逻辑块控制第一数据分配器的输入信号从第一数据分配器的第一输出端输出，同时利用第六管脚控制数据选择器的输出信号为从数据选择器的第一输入端输入的信号；测试时，对第四管脚施加测试信号；测试后，利用可编程逻辑块控制第一数据分配器的输入信号为从第一数据分配器的第二输出端输出。
[0015]进一步地，在系统级封装结构中还包括第二数据分配器，所述第二数据分配器的输入端与第五管脚相连，所述第二数据分配器的第一输出端与所述数据选择器的开关信号输入端相连，所述第二数据分配器的第二输出端与主芯片裸片上的第二功能模块相连，所述第二数据分配器的选择信号输入端与所述可编程逻辑块相连;测试前，还利用可编程逻辑块控制第二数据分配器的输入信号从第二数据分配器的第一输出端输出；测试后，还利用可编程逻辑块控制第二数据分配器的输入信号从第二数据分配器的第二输出端输出。
[0016]进一步地，在系统级封装结构中还包括一次性可编程存储器、反相器和与门，所述一次性可编程存储器的输出端与反相器的输入端相连，反相器的输出端与与门的第一输入端相连，所述与门的第二输入端与第五管脚相连，所述与门的输出端与所述数据选择器的开关信号输入端相连;测试前，利用第六管脚和一次性可编程存储器经过与门后的输出信号控制数据选择器的输出信号为从数据选择器的第一输入端输入的信号。
[0017]进一步地，在系统级封装结构中还包括一次性可编程存储器、反相器和与门，所述一次性可编程存储器的输出端与反相器的输入端相连，反相器的输出端与与门的第一输入端相连，所述与门的第二输入端与第二数据分配器的第一输出端相连，所述与门的输出端与所述数据选择器的开关信号输入端相连;测试前，利用第二数据分配器和一次性可编程存储器经过与门后的输出信号控制数据选择器的输出信号为从数据选择器的第一输入端输入的信号。
[0018]与现有技术相比，本发明可以直接测量闪存裸片，而不需要通过闪存控制器对闪存裸片进行测量，能测试闪存裸片的全部测试功能；同时不需将闪存裸片管脚拉到封装后芯片外面进行测试，封装后芯片只额外增加一个管脚或不增加管脚，降低了芯片的封装成本。
[0019]
【附图说明】
[0020]图1为本发明一实施例的结构示意图。
[0021 ]其中，I为闪存裸片，2和3为第一管脚，4和5为第二管脚，6为第六管脚，7为一次性可编程存储器，8为反相器，9为与门，10为闪存控制器，11和12为数据选择器，13和14为第一数据分配器，15和16为第一功能模块，17和18为第三管脚，19和20为第四管脚，21为主芯片裸片，22为第五管脚，23为第二功能模块，24为第二数据分配器，25为可编程逻辑块。
[0022]
【具体实施方式】
[0023]如图1所示，本发明系统级封装结构的一实施例包括闪存裸片1、主芯片裸片21和主芯片裸片21上的闪存控制器10，还包括若干条复用支路，所述复用支路包括闪存裸片I上的第一管脚2，3，主芯片裸片21上的数据选择器11，12、第一数据分配器13，14、第二管脚4，5和第三管脚17，18，与第三管脚17，18相连的伸至外部的第四管脚19，20;所述第一数据分配器13，14的输入端与第三管脚17，18相连，第一数据分配器13，14的第一输出端与数据选择器11，12的第一输入端相连，第一数据分配器13，14的第二输出端与主芯片裸片21上的第一功能模块15，16相连，第一数据分配器13，14的选择信号输入端与主芯片裸片21上的可编程逻辑块25相连;所述数据选择器11，12的第二输入端与闪存控制器10相连，所述数据选择器11，12的输出端通过第二管脚4，5与第一管脚2，3相连，所述数据选择器11，12的开关信号输入端与主芯片裸片21上的第五管脚22相连，第五管脚22与伸至外部的第六管脚6相连。
[0024]还包括第二数据分配器24，所述第二数据分配器24的输入端与第五管脚22相连，所述第二数据分配器24的第一输出端与所述数据选择器11，12的开关信号输入端相连，所述第二数据分配器24的第二输出端与主芯片裸片21上的第二功能模块23相连，所述第二数据分配器24的选择信号输入端与所述可编程逻辑块25相连。
[0025]还包括一次性可编程存储器7、反相器8和与门9，所述一次性可编程存储器7的输出端与反相器8的输入端相连，反相器8的输出端与与门9的第一输入端相连，所述与门9的第二输入端与第二数据分配器24的第一输出端相连，所述与门9的输出端与所述数据选择器11，12的开关信号输入端相连。