MOS晶体管的制造方法与流程

本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的制造方法。

背景技术：
在CMOS大规模集成电路工艺中，一般采用自对准工艺形成MOS晶体管的源漏极。在公开号为CN102569087A的中国专利申请文件中就公开了一种采用自对准工艺形成源漏极的方法。具体工艺如图1至图4所示：参考图1所示，提供半导体衬底10，在半导体衬底10上形成若干栅极结构，在此以相邻的栅极结构21和栅极结构22作为示例。在半导体衬底10的表面和栅极结构21、22的表面形成侧墙层30。参考图2所示，利用等离子体干法刻蚀刻蚀侧墙层30，在栅极结构21和栅极结构22两侧形成侧墙31。同时，相邻的栅极结构21、22之间的侧墙31与半导体衬底10构成开口7。参考图3所示，以栅极结构21、22和侧墙31为掩膜，对半导体衬底10进行离子注入，在栅极结构21、22两侧的半导体衬底10中形成源漏离子注入区9。参考图4所示，在半导体衬底10和栅极结构21、22之间沉积层间介质层50。然而，随着CMOS大规模集成电路工艺朝特征尺寸越来越小的方向发展，相邻栅极结构21、22之间的距离也在缩小，相应开口7的深宽比也在增大。在开口7中沉积层间介质层50容易出现不均匀，甚至具有空洞的问题。

技术实现要素：
本发明解决的问题是提供一种MOS晶体管的制造方法，以解决随着特征尺寸的减小，相邻栅极结构之间的侧墙和半导体衬底之间形成的开口深宽比变大，在相邻栅极结构和半导体衬底之间填充层间介质层出现填充不均匀，甚至具有空洞的问题。为解决上述问题，本发明提供一种MOS晶体管的制造方法，提供半导体衬底；在所述半导体衬底上形成多个栅极结构；在所述栅极结构的两侧形成第一侧墙；以第一侧墙作为掩膜，对所述半导体衬底进行离子注入，形成源漏离子注入区；去除第一侧墙；在所述半导体衬底上形成第二侧墙层，且所述第二侧墙层覆盖栅极结构；利用各向同性刻蚀法刻蚀所述第二侧墙层，在栅极结构的两侧形成第二侧墙，所述第二侧墙为直角三角形，所述第二侧墙的底部宽度大于所述第一侧墙的底部宽度；在所述半导体衬底、第二侧墙和栅极结构上沉积层间介质层。可选的，在所述各向同性刻蚀的工艺中，所采用的刻蚀剂为CHF3、CH2F2、CH3F和O2的混合气体，其中CHF3的流量为10-500sccm，CH2F2的流量为10-500sccm，CH3F的流量为10-500sccm，O2的流量为10-500sccm，刻蚀时间为10secs-600secs。可选的，在所述各向同性刻蚀的工艺中，设置刻蚀腔室内压强为10-100mTorr，源功率为100-1000W，偏置功率为100-500W。可选的，所述第二侧墙材料层的材质为氮化硅。可选的，所述直角三角形的一条直角边与半导体衬底上表面重合，另一条直角边与栅极结构侧边重合。可选的，所述第二侧墙底角范围为30°～60°。可选的，所述第二侧墙的高度低于所述栅极结构。可选的，所述第二侧墙的高度低于所述栅极结构的一半。可选的，形成第二侧墙后，沉积层间介质层之前，还包括步骤：在所述半导体衬底和栅极结构的表面形成应力层。可选的，在形成层间介质层之后，还包括：在所述源漏离子注入区上的层间介质层内形成接触孔，所述第二侧墙与半导体衬底重合的直角边与接触孔的边缘非接触。与现有技术相比，本发明的技术方案具有以下优点：所述第二侧墙为直角三角形，所述第二侧墙的底部宽度大于所述第一侧墙的底部宽度。由于所述第二侧墙底部较宽，可以填补在相邻栅极结构之间间隙底部的边角，解决了相邻栅极结构之间间隙的底部边角不容易被层间介质层填充到从而会产生空洞的问题；且所述第二侧墙还具有明显倾斜的外侧面，使得在第二侧墙和半导体衬底构成的开口为上宽下窄的敞口状。这样形状的开口在底部需要填充的层间介质层较少，不容易发生在开口底部还未被填充满时，开口顶部就被封住的情况。进一步，去除第一侧墙后再重新形成第二侧墙的工艺安排，使得在形成第一侧墙时，可以不考虑后续填充层间介质层的需要，只需要适应于源漏离子注入工艺的需要，形成较薄的第一侧墙；在源漏离子注入之后，形成第二侧墙层之前，去除第一侧墙，能够消除第一侧墙的厚度对减小相邻栅极结构之间间距的影响，避免第一侧墙增加栅极结构之间间隙的深宽比；在形成第二侧墙时，由于已经完成了离子注入，可以不受离子注入对侧墙厚度要求的限制，形成底部比第一侧墙厚的第二侧墙，确保第二侧墙和半导体衬底构成的开口便于填入层间介质层。进一步，第二侧墙的底角为30°～60°时，所述第二侧墙的外侧面倾斜度比较合适，既不倾向于陡直，也不倾向于水平，对相邻栅极结构之间的间隙的形貌的改变比较明显，使得相邻栅极结构之间的第二侧墙和半导体衬底之间构成开口便于填充。进一步，所述第二侧墙的高度比栅极结构低，在半导体衬底、第二侧墙和栅极结构的表面沉积应力层形成的晶体管，与应用一般的双应力层（Dualstressliners，DSL）技术形成的MOS晶体管相比，其中形成的应力层更接近沟道，能更好的施加应力给沟道，能更大幅度的提高MOS晶体管沟道载流子的迁移率。这种在MOS晶体管中形成应力层的技术恰好为应力接近技术（Stressproximitytechnique，SPT）。附图说明图1至图4是现有技术中形成MOS晶体管的工艺示意图；图5至图10是本发明的实施例一中形成MOS晶体管的工艺示意图；图11至图12是本发明的实施例二中形成MOS晶体管的工艺示意图。具体实施方式在现有工艺中，栅极两侧的侧墙主要是作为后续源漏离子注入的掩膜，会非常的薄，其底部宽度一般为且侧墙一般与栅极结构齐平，高度为这样形状的侧墙的外侧面近乎垂直于半导体衬底，相应的，相邻栅极结构之间的侧墙与半导体衬底构成的开口的底角近乎直角。在开口的深宽比较大的情况下，向这样的开口填充层间介质层会很难填充到开口的底角，从而在开口的底角处出现空洞；并且在向所述开口中填充层间介质层时，开口顶部两侧的台阶处容易聚集层间介质层分子，形成凸出部。在所述开口的靠下的部分还未被填满时，开口顶部两侧凸出部已经连接在一起，封住了开口的表面，阻碍层间介质层的继续填充，从而造成开口内空洞。由此，本发明的技术方案提供一种MOS晶体管的制造方法，包括：形成栅极结构和第一侧墙之后，利用栅极结构和第一侧墙作为掩膜进行离子注入形成源漏离子注入区，然后去除第一侧墙，形成第二侧墙层，再利用各向同性刻蚀使得第二侧墙层形成为第二侧墙。所述第二侧墙为上窄下宽的直角三角形，且所述第二侧墙的底部宽度远大于所述第一侧墙的底部宽度，这样的形状的第二侧墙会填补在相邻栅极结构构成的间隙的底角处，并使得相邻栅极结构之间的第二侧墙和半导体衬底构成的开口为上宽下窄的敞口状，便于填入介质层。本发明的技术方案中所述第二侧墙的高度低于栅极结构，在后续在半导体衬底、第二侧墙和栅极结构上沉积应力层，所述应力层能够直接接触到所述栅极结构。与一般的应用双应力层（Dualstressliners，DSL）技术形成的具有应力层的MOS晶体管相比，本发明的技术方案形成的MOS晶体管中应力层更接近沟道，能更好的施加应力给沟道，能更大幅度的提高MOS晶体管沟道载流子的迁移率。本发明的技术方案采用的这种应力技术称之为应力接近技术（Stressproximitytechnique，SPT）。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。实施例一以下结合图5至图10来详细阐述实施例一中形成具有直角三角形的第二侧墙的MOS晶体管的工艺过程。如图5所示，提供半导体衬底100，在半导体衬底100上形成若干栅极结构，在半导体衬底100和栅极结构的表面形成第一侧墙层300。其中，图5仅图示两相邻的栅极结构210、220作为示意。本实施例中，所述栅极结构210、220包括栅绝缘层和位于栅绝缘层上的栅电极层（未图示）。其中，所述栅绝缘层为氧化硅，所述栅极材料层为多晶硅。本实施例中，形成栅极结构210和栅极结构220工艺为：在半导体衬底上利用沉积工艺或者热氧化工艺形成栅绝缘层；然后在栅绝缘层上利用沉积工艺形成栅电极层；在栅电极层上形成光刻胶层，所述光刻胶层上具有栅电极图形；以光刻胶层为掩膜，对所述栅绝缘层和多晶硅层进行选择性刻蚀以形成栅极结构210和220。本实施例中，所述第一侧墙层300的材料为氮化硅，利用沉积工艺形成。在其它实施方式中，所述第一侧墙层300也可以为氧化硅层和覆盖氧化硅层的氮化硅层的复合层结构。如图6所示，利用各向异性刻蚀工艺去除栅极结构210、220顶部和半导体衬底100上的第一侧墙层300，形成覆盖在栅极结构210和栅极结构220侧壁处的第一侧墙310。所述栅极结构210、220之间的第一侧墙310和半导体衬底100构成第一开口17。具体的，本实施例中，所述刻蚀主要包括两个步骤：首先，对第一侧墙层300进行第一刻蚀，所述第一刻蚀所采用的刻蚀气体为CF4、CHF3、O2和Ar的混合气体，CF4、CHF3、O2和Ar的体积比V（CF4）：V（CHF3）：V（O2）：V（Ar）为40:80:30:250。所述第一刻蚀中主要刻蚀半导体衬底100和栅极结构210、210顶部的第一侧墙层300。一般情况下，第一刻蚀保留少量的半导体衬底100和栅极结构210、220顶部的第一侧墙层300。接着，对第一侧墙层300进行第二刻蚀，所述第二刻蚀中，刻蚀气体对第一侧墙层300的刻蚀速率要小于第一刻蚀中刻蚀气体对第一侧墙层300的刻蚀速率。所采用的刻蚀气体为CH3F、O2和Ar，其中，CH3F、O2和Ar的体积比V（CH3F）：V（O2）：V（Ar）为20:80:100。在第二刻蚀中，一方面去除半导体衬底100和栅极结构210、220顶部残留的第一侧墙层300，另一方面还要刻蚀栅极结构210、220侧壁上的第一侧墙层300至预定尺寸。经过第二刻蚀后，所述第一侧墙层300形成为第一侧墙310。如图7所示，以栅极结构210、220和第一侧墙层310为掩膜对半导体衬底100进行离子注入，在半导体衬底100中形成MOS晶体管的源漏极掺杂区19。如图8所示，去除第一侧墙310，然后在半导体衬底100、第一侧墙310和栅极结构210、220的表面形成第二侧墙层400。在本实施例中，去除所述第一侧墙310的工艺为湿法刻蚀，可利用热磷酸进行。本步骤中，去除了第一侧墙310，消除第一侧墙310的厚度对减小栅极结构210、220之间的间距的影响，可避免第一侧墙310增大栅极结构210、220之间间隙的深宽比。在本实施例中，所述第二侧墙层400的厚度远大于第一侧墙层300的厚度，其具体厚度为相邻栅极结构210、220之间间距的1/3～1/2，一般为在本实施例中，所述第二侧墙层400的材质为氮化硅。形成的方式为等离子体增强化学气相沉积。沉积时所用气源为SiH4、NH3和N2。其中，SiH4的流量为100sccm，NH3的流量为100sccm，N2的流量为30sccm。压强设置为50Pa，功率设置为20W，温度设置为200℃～350℃。如图9所示，利用各向同性刻蚀去除栅极结构210、220顶部和半导体衬底100上的第二侧墙层400，以形成第二侧墙410。所述第二侧墙410为上窄下宽的三角形，其底部宽度大于图6至图7中的第一侧墙310的底部宽度。所述栅极结构210、220之间的第二侧墙410和半导体衬底100构成第二开口18。本实施例中，所述各向同性刻蚀中，所采用的刻蚀剂为CHF3、CH2F2、CH3F和O2的混合气体，其中CHF3的流量为10-500sccm，CH2F2的流量为10-500sccm，CH3F的流量为10-500sccm，O2的流量为10-500sccm。刻蚀过程中，设置刻蚀腔室内压强为10mTorr-100mTorr，源功率为100W-1000W，偏置功率为100W-500W。其中，源功率用于产生和维持等离子体，偏置功率用于控制蚀刻速率。所述各向同性刻蚀进行的时间具体由第二侧墙410需要的宽度决定。本实施例中，所述各向同性刻蚀的刻蚀时间为：10secs-600secs。各向同性刻蚀后，形成的第二侧墙410具有明显倾斜的外侧面，构成栅极结构210、220两侧的直角三角形，所述直角三角形的一条直角边与半导体衬底上表面重合，另一条直角边与栅极结构侧边重合。所述第二侧墙410的形貌使得第二开口18为上宽下窄的敞口状。所述第二侧墙410底部的宽度越宽，相邻栅极结构之间间隙底部边角处被填补得越多，越不容易发生填充不到的问题；但所述第二侧墙410也不宜太宽。因为在后续工艺中，需要在第二开口18中填充层间介质层材料，然后利用刻蚀工艺刻蚀层间介质层，以在源漏极掺杂区19上形成接触孔。第二侧墙410的材质为氮化硅，层间介质层的材质一般为氧化硅，两者材质不同。若所述第二侧墙410超过了需要形成的接触孔的边缘，在后续利用刻蚀工艺刻蚀层间介质层形成接触孔时，所述第二侧墙410会阻挡接触孔底部的刻蚀。所以所述第二侧墙410与半导体衬底100上表面重合的直角边不接触到后续要形成的接触孔的边缘。经过多次试验，所述第二侧墙410的外侧面与半导体衬底100上表面构成的底角a的范围为30°～60°时，所述第二侧墙外侧面的倾斜度比较合适，既不倾向于陡直，也不倾向于水平，对相邻栅极结构之间间隙的形貌改变比较明显，使所述第二开口18便于填充。当所述底角a为45°时，所述第二开口18最便于填充。如图10所示，在半导体衬底100，栅极结构210、220和第二侧墙410的表面形成层间介质层600。本实施例中，所述层间介质层600材质为氧化硅，形成方式为化学气相沉积。所述第二侧墙410底部较宽，可以填补在相邻栅极结构之间间隙底部的边角处，从而避免在往相邻栅极结构之间间隙填充层间介质层时，间隙底部边角处不容易填充到从而形成空洞；并且所述第二侧墙410还具有明显倾斜的外侧面，可以改善图6中第一开口17的形貌，使得在图10中第二侧墙410和半导体衬底100构成的第二开口18为上宽下窄的敞口状。这样形状的第二开口18在底部需要填充的层间介质层600较少，不容易出现在第二开口18底部还未填充满，第二开口18顶部就被封住的问题。在这一步骤中，在第二开口18中填充的层间介质层600具有良好的均匀性，没有空洞。并且，本实施例中去除第一侧墙310后再重新形成第二侧墙410的工艺安排，使得在形成第一侧墙310时，可以不考虑后续填充层间介质层600的需要，只需要适应于源漏离子注入工艺的要求，形成较薄的第一侧墙310；在源漏离子注入之后，形成第二侧墙层300之前，去除第一侧墙310，能够消除第一侧墙310的厚度对减小栅极结构210、220之间间距的影响，避免第一侧墙310增加栅极结构之间间隙的深宽比；在形成第二侧墙410时，由于已经完成了离子注入，可以不受离子注入要求侧墙较薄的限制，形成底部较厚的第二侧墙410，确保形成的第二侧墙410的形貌使得第二开口18便于填入层间介质层600。实施例二在本实施例中，需要在半导体衬底100和栅极结构210、220上形成应力层，以下结合图11至图12来详细阐述实施例二的情况。一般情况下，在不同类型的MOS晶体管上形成不同应力类型的应力层的技术为双应力层（Dualstressliners，DSL）技术。DSL技术能够将应力施加于MOS晶体管的沟道上，从而引起晶格应变，提高载流子（电子或者空穴）的迁移率，保证集成电路在较小的工作电压下能够保持较好的性能。满足集成电路的工作电压随着工艺特征尺寸不断减小也相应不断减小的发展趋势。另一种建立在DSL基础上的应力技术为：在去除栅极两侧的侧墙顶部部分后再沉积应力层，这种应力技术称为应力接近技术（Stressproximitytechnique，SPT）。与一般的DSL技术相比，SPT中应力层能直接接触到栅极结构，应力层会更接近沟道，能好的施加应力给沟道，能更大幅度的提高MOS晶体管沟道载流子的迁移率。如图11所示，在形成好第二侧墙410之后，在填充层间介质层600之前，在半导体衬底100、第二侧墙410和栅极结构210、220的表面形成应力层500。在本实施例中，所述应力层500的材质为氮化硅，应力类型由栅极结构210或栅极结构220所在的晶体管类型决定。一般的，在NMOS晶体管上形成的应力层500为张应力层，在PMOS晶体管上形成的所述应力层500为压应力层。所述应力层500的应力的类型由沉积氮化硅的具体工艺条件决定。在本实施例中，所述第二侧墙410需要满足同实施例一类似的对第二侧墙410的底角a和底部宽度要求。在满足这些要求的情况下，所述第二侧墙410的高度会低于栅极结构210、220的高度。且一般情况下，第二侧墙410的高度不会超过栅极结构210、220的一半高度。在这样的情况下，应力层500形成好之后，能够直接接触到栅极结构，能很好的施加应力给沟道，能更大幅度的提高MOS晶体管沟道载流子的迁移率。本实施例提供的制造MOS晶体管的工艺中，不需要如一般MOS晶体管的工艺特意再增加工艺去除侧墙的上部，才能够应用应力接近技术（Stressproximitytechnique，SPT）。如图12所示，在所述应力层500表面形成层间介质层600。在本实施例中，所述层间介质层600的材质为氧化硅。形成层间介质层600的工艺为沉积氧化硅层，然后利用化学机械研磨磨平氧化硅层的表面。所述应力层500表面形貌由栅极结构210、220、第二侧墙410和半导体衬底100共同构成的表面轮廓决定。由于第二侧墙410的外侧面的倾斜度比较大，在本实施例中，相邻栅极结构210、220之间的应力层500构成的开口16内部依然为上宽下窄的敞口状，便于后续工艺中介质层的填充。在这一步骤中，形成的层间介质层600具有良好的均匀性，没有空洞。但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。