包括载子供应的半导体阵列排列的制作方法与工艺

本发明是有关于一种高密度存储装置，且特别是有关于一种存储装置可包括多个薄膜晶体管存储单元排列形成一三维(3D)阵列，包括载子供应的半导体阵列排列，是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。

背景技术：
高密度存储装置的设计包括多个快闪存储单元(flashmemorycells)或多个其他类型的存储单元的多个阵列。在一些例子中，包括多个薄膜晶体管的多个存储单元可排列成三维结构(3Darchitectures)。三维存储装置已经发展成各种不同的结构，包括多个薄膜和由绝缘材料间隔开的多条位线。已知的三维垂直栅极结构是使用多个薄膜晶体管作为多个存储单元类型的三维存储装置，例如是记载于美国专利申请号第13/078,311号案，申请于2011年4月1日，发明名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)」(美国专利公开号US2012/0182806A1，公开于2012年7月19日)，发明人为陈士弘与吕函庭的两件美国专利为本申请案的受让人所共同拥有，可做为参考。三维垂直栅极结构包括多个薄膜条叠层和覆盖在叠层上的字线结构，使得字线结构部分垂直地延伸于多个叠层之间，字线结构延伸的部分和多个薄膜条的交叉点处作为存储单元中的多条字线。多条薄膜位线在这个结构或是其他类型的存储结构中，可以是轻掺杂的且没有主体接触，故在装置的操作中多条薄膜位线与电荷载子的来源绝缘。在空穴载子供应不足的情况下会伤害结构的操作效率。因此，相关业者期望提供一种用于三维集成电路中具有较高操作效率的阵列结构。

技术实现要素：
本发明是提供用于薄膜晶体管基材存储装置中可满足空穴载子供应需求的结构。一实施例中，一存储器可包括一二极管、一序列排列、一第一源极线、一第二源极线、多条字线以及一电路。二极管具有一第一端和一第二端。序列排列包括多个存储单元，序列排列例如是在NAND串行中由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于二极管的第一端。可个别驱动的第一源极线和第二源极线分别耦接于二极管的第一端和第二端。多条字线耦接于对应的存储单元。电路耦接于第一、第二源极线，电路是依据操作模式以不同的偏压条件偏压第一、第二源极线。另一实施例中，电路是配置以在选择的存储单元或多个存储单元的一区块中运用一擦除偏压排列(erasebiasarrangement)以诱发空穴产生。用于n型通道的擦除偏压排列包括在第二源极线上的一源极侧偏压，该源极侧偏压顺向偏压该二极管以提供空穴的来源使得一或多条位线被擦除。擦除偏压排列亦可包括第一源极线保持浮动，在多条字线上施加擦除电压以诱发空穴产生。又一实施例中，编程偏压排列(programbiasarrangement)时电路是配置可运用在第一源极线上的一源极侧施加偏压以在编程操作中，第二源极线保持浮动或被施以偏压以逆向偏压二极管。不同实施例是包括一三维垂直栅极结构的三维存储排列，其中如上述的二极管可用于装置的一些操作模式中以提供一载子供应。一般而言，提供的实施例是用于半导体材料的多条位线的一空穴载子供应，位线可能与一导电性衬底绝缘且可能不具有主体接触。为了对本发明的其他方面与优点有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示一三维垂直栅极NAND存储阵列结构的透视图，其中三维垂直栅极NAND存储阵列包括没有主体接触无结的薄膜位线。图2绘示本发明一实施例包括二极管结构的三维垂直栅极存储器的布局图。图2A、图2B、图2C绘示适用于如图2中的三维存储器中的二极管结构。图3绘示一工艺中的中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。图3A、图3B是根据图3的布局图的工艺阶段所绘示的剖面图。图4绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。图4A、图4B是根据图4的布局图的工艺阶段绘示额外的阶段的剖面图。图5绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造类似图2中的结构。图5A、图5B是根据图5的布局图的工艺阶段绘示额外的阶段的剖面图。图6绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造类似图2中的结构。图6A、图6B、图6C、图6D是根据图6的布局图的工艺阶段绘示额外的阶段的剖面图。图7绘示用于制造类似图2中的结构进行图6的工艺后的一个中间结构的布局图。图7A、图7B是根据图7的布局图的工艺阶段绘示额外的阶段的剖面图。图8绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2B的二极管结构的类似图2的存储器结构。图8A、图8B是根据图8的布局图的工艺阶段绘示额外的阶段的剖面图。图9绘示用于制造类似图2中的结构的工艺，在进行图8的工艺后的一个中间结构的布局图。图9A、图9B是根据图9的布局图的工艺阶段绘示额外的阶段的剖面图。图10绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2C的二极管结构的类似图2的存储器结构。图10A、图10B是根据图10的布局图的工艺阶段绘示额外的阶段的剖面图。图11绘示用于制造类似图2中的结构的工艺，进行图10的工艺后的另一个中间结构的布局图。图11A、图11B是根据图11的布局图的工艺阶段绘示额外的阶段的剖面图。图12是类似图2的三维NAND结构的示意图，图中绘示用于一编程操作的偏压排列。图13是类似图2的三维NAND结构的示意图，图中绘示用于一擦除操作的偏压排列。图14是类似图2的三维NAND结构的示意图，图中绘示一替代的擦除偏压排列。图15是类似图2的三维NAND结构的示意图，图中绘示一读取偏压排列。图16为另一三维NAND结构的示意图，其绘示一电路的每一个位线叠层都具有一二极管的一实施例，三维NAND结构是施以偏压以进行一编程操作。图17为包括三维存储器的集成电路的一简化方块图，其中三维存储器是包括实施例的一载子供应。【符号说明】10：阵列11：列译码器12：位线13：页缓冲器14：总体位线15、17：总线16、18、20：方块19：状态机23：数据输入线24：其他电路25：集成电路102、103、104、105、112、113、114、115、202、202-1、202-2、202-8、203、203-2：位线102B、103B、104B、105B、112A、113A、114A、115A、202-A～202-D、203-A～203-D、220、223、330、331：接触垫109、119、119-A1、119-A2、119-D1、119-D2：串行选择线栅极结构125-0～125-N、WL：字线126、127、GSL：接地选择线128：源极线205-1～205-8、210-A～210-D、211-A～211-D：串行选择连接219-1～219-8：第一源极线接触221-1～221-8：第二源极线接触220A～220D、605、606、607、650-1～650-8、651-1～651-8、850-1～850-8：开口224、351、557、558、724、824：P+区域302：衬底225、350：结305：绝缘层320、345、346、355、550-1、550-2、550-8、651、660、665：柱体321、524-1、524-2、524-3、590、591、725-1、725-2、725-3、825-1、825-2、825-3：N+区域325、326、327、356、610、611、612、859-1、859-2、859-8、869-1、869-2、869-8：层间导体332、333、342、343、353、592、593、655、656、：PN结410、410A、420、420A、430：阶梯状接触500：上层501、502、503：通孔509：顶部绝缘材料层510：第二有源材料层511：第一有源材料层512：半导体材料519：电荷储存结构层524：N+注入555、579：掩模556：P+注入565：多晶硅层598：硅化物层600、855：绝缘填充层601、650：层间介电填充层651：N+柱体652：N+部分653、654：P+部分661：P+柱体750-1～750-8、751-1～751-8：层间连接层800：二极管801：二极管N型端804-1～804-4：接点824-1、824-2、825-1、825-2：串行选择开关814-1～814-4：接地选择开关840、842、845、847：存储单元859-1、859-2、859-8、869-1、869-2、869-8：层间导体861、866：第一端860、865：第二端SSL：串行选择线BLL1、BLL2：位线层GSL：接地选择线SC：源极接触端PNS、PNS1、PNS2：PN结源极端P1PNS：上层二极管源极端P2PNS：下层二极管源极端X、Y、Z：方向ML1、ML2、ML3：金属层A、B、C、D：区块具体实施方式各种实施例是搭配所附图示进行详细的说明。图1绘示一三维与非门存储阵列(3DNANDmemoryarray)结构的透视图，三维NAND结构是参照例如是上述的本申请案的受让人所共同拥有美国专利申请案号第13/078,311号案。为了较佳地表示附加的结构，绝缘材料是由图示中被移除。举例来说移除位于叠层中的多条位线(例如是112-115)之间以及多个位线叠层之间的多个绝缘层。多层阵列是形成于一绝缘层之上，且包括多条字线(WordLine，WL)125-0至125-N，多条字线与多个叠层系共形的。多个叠层包括多条位线112、113、114、115，多条位线包括多个具有一相对低浓度的不纯物掺杂、或其它本质半导体(intrinsicsemiconductor)的半导体材料薄膜条，半导体材料薄膜条在NAND串行中可制作为通道。多个存储装置可配置用于n型通道或p型通道操作。在一些例示的结构中，多条位线不包括位于多条字线之间的源极/漏极连接，因此被称为「无结」位线。且多条位线也没有连接到一半导体衬底或其他半导体主体，因此当未经由串选择(stringselect)或接地选择(groundselect)开关施加电压于多条位线时，多条位线可被视为「浮动(floating)」。同一水平面上的多条位线是由一接触垫(pad)电性耦接在一起，接触垫具有与一层间导体(interlayerconductor)接触的一着陆区(landingarea)。如图1所示多个层的多个接触垫可排列成阶梯式结构，每个依序配置在结构的一阶上的接触垫上都有着陆区。为了期望的或需要的特别制造设定，用于多个接触垫的连接的多个着陆区，和多个接触垫上的多个着陆区的多个层间导体可排列成简单阶梯状以外的图案。图中所示用于偶数存储器页(evenmemorypages)的字线编号从整个结构的后端到前端是由0到N递增。用于奇数存储器页(oddmemorypages)的字线编号从整个结构的后端到前端是由N到0递减。接触垫112A、113A、114A和115A终止(terminate)交错的多条位线，在这个例子中接触垫112A、113A、114A和115A例如是终止各层中的位线112、113、114和115。如图中所示，为了连接于译码电路(decodingcircuitry)以在阵列中选择平面，这些接触垫112A、113A、114A和115A电性连接于不同的字线。这些接触垫112A、113A、114A和115A可以在定义多个叠层的同时被图案化。接触垫102B、103B、104B和105B终止交错的多条位线，在这个例子中例如是终止各层中的位线102、103、104和105。如图中所示，为了连接至译码电路以在阵列中选择平面，这些接触垫102B、103B、104B和105B被电性连接于不同的字线。这些接触垫102B、103B、104B和105B与着陆区中的多个通孔可以在定义多个叠层的同时被图案化。在其他例子中，一个区块中的所有位线可终止在同一末端上的一位线接触垫上。在绘示的例子中，所有的位线叠层被耦接于接触垫112A、113A、114A和115A或是接触垫102B、103B、104B和105B，但不能同时耦接于两者。多条位线的一个叠层的位向为从位线末端至源极线末端(bitlineend-to-sourcelineend)或从源极线末端至位线末端(sourcelineend-to-bitlineend)的两个相反位向中的其中一个。举例来说，多条位线112、113、114和115的叠层具有从位线末端至源极线末端的位向，多条位线102、103、104和105的叠层具有从源极线末端至位线末端的位向。多条位线112、113、114和115的叠层的一个末端是穿越串行选择线(StringSelectLine，SSL)栅极结构119、接地选择线(GroundSelectLine，GSL)126、字线125-0至125-N和接地选择线127并终止于接触垫112A、113A、114A和115A，而另一个末端终止于源极线128。多条位线112、113、114和115的叠层不会延伸至接触垫102B、103B、104B和105B。多条位线102、103、104和105的叠层的一个末端是穿越串行选择线栅极结构109、接地选择线127、字线125-N至125-0和接地选择线126并终止于接触垫102B、103B、104B和105B，而另一个末端终止于源极线(被图中的另一部分遮住)。位线102、103、104和105的叠层不会延伸至接触垫112A、113A、114A和115A。存储材料的一层将字线125-0至125-N与位线112-115和102-105隔开。接地选择线126和127，相似于串行选择线栅极结构，是与位线共形。多条位线的各个叠层的一个末端是终止于多个接触垫，另一个末端终止于一源极线。举例来说，多条位线112、113、114和115的一个末端终止于接触垫112A、113A、114A和115A，另一个末端终止于源极线128。在图式的近端，间隔的多个位线的叠层是终止于接触垫102B、103B、104B和105B，间隔的多个位线的叠层是终止于一不同的源极线。在图式的远程，间隔的多个位线的叠层是终止于接触垫112A、113A、114A和115A，间隔的多个位线的叠层是终止于一不同的源极线。多条位线和多条串行选择线是在多个图案化导体层处形成，例如是金属层(MetalLayer，ML)ML1、ML2和ML3。多个晶体管是形成于多条位线(例如是112-115)与字线125-0至125-N之间的交叉点。在多个晶体管中，位线(例如是113)是作为装置中的通道区。串行选择结构(例如是119、109)可在定义字线125-0至125-N(如图2所示)的过程中同时被图案化。多个晶体管是形成于多条位线(例如是112-115)与串行选择结构(例如是119、109)之间的交叉点。为了选择阵列中特定的多个叠层，作为串行选择开关的多个晶体管耦接于译码电路。一电荷储存结构(chargestoragestructure)层是至少设置于存储单元形成的交叉点处。电荷储存结构可包括多层介电电荷储存结构，例如是类硅氧氮硅氧(SONOS)结构。已知的介电电荷储存结构为能隙工程硅氧氮硅氧(bandgapengineeredSONOS)或「BE-SONOS」。BE-SONOS电荷储存结构可包括一多层隧穿层，例如是一厚度约为2纳米的氧化硅层、一厚度约为2-3纳米的氮化硅层和一厚度约为2-3纳米的氧化硅层。BE-SONOS电荷储存结构可包括位于多层隧穿层上方用来储存电荷的一介电层，例如是一厚度为5-7纳米的氮化硅层。电荷储存结构亦可包括位于电荷储存层上用来阻挡漏电(leakage)的一介电层，例如是一厚度为5-8纳米的氧化硅层。其他类型的材料也可用在BE-SONOS叠层中。在包括BE-SONOS电荷储存层的装置中，一擦除操作(erasingoperation)可包括从通道至电荷储存层的F-N隧穿(FowlerNordheimtunneling)空穴以中和电荷储存层中捕捉住的电子。然而，对于像图1中所示的结构，整个串行中并没有P+区。可能经由栅极诱发漏极漏电(GateInducedDrainLeakage，GIDL)机制诱发一能带至能带热空穴电流(band-to-bandhotholecurrent)。然而，可能需要一额外的或另外一空穴来源。如本发明内容所述，一包括二极管的载子供应可产生空穴来源以解决这个问题。图2绘示三维手指垂直栅极NAND存储装置(fingerVG(verticalgate)3DNANDmemorydevice)的第一阵列排列的布局图。为了参照，「X」轴是位于平行于结构中字线(例如是125-0、125-5、125-15)的方向，「Y」轴是位于平行于结构中位线(例如是202-1、202-8)的方向，「Z」轴是位于正交于结构中的位线和位线的方向。图2的布局图中，阵列排列包括多条位线。存储单元是设置于位线(例如是202-1、202-2、202-8)和字线(例如是125-0、125-5、125-15)的交叉点。在绘示的实施例中，有标示为A、B、C、D的四个区块，为了简化，实施例各个区块具有两层深的两个位线叠层。在其他实施例中，可能具有更多层，例如是4、8、16或更多，且每一区块中可能有多个位线叠层，例如是4、8、16或更多。在这个实施例中，绘示的四个区块A、B、C、D共享一个载子供应，以下将会作更详细的叙述。上层水平面中的多个位线从一对应的接触垫(上层水平面接触垫202-A、202-D)延伸至源极线和载子供应结构的顶端。载子供应结构包括位于多个位线的N+区域524-3中的第一源极线接触219-1至219-8，接触垫220包括一P+区域与接触垫的P+区域中的第二源极线接触221-1至221-8。N+区域524-3建立了位线的源极端。位于N+区域524-3和源极线接触垫220上P+区域224之间的一结225提供一个二极管的PN结。在一p型通道实施例中，区域224和524-3的掺杂类型是反过来的。下层水平面中的位线从一对应的接触垫(下层水平面接触垫203-A、203-D)延伸，如图中所示，下层水平面中的位线可由上层水平面中接触垫的阶梯状开口得到。在一图案化的导体层例如是图1中所示的金属层ML3中，串行选择连接210-A至210-D和211-A至211-D耦接接触垫与在上面的位线。水平的字线(例如是202-1、202-2、202-8)和水平的接地选择线127覆盖在位线(例如是125-0、125-5、125-15)上。串行选择线栅极结构亦覆盖在位于线，包括用来耦接位线与接触垫202-A、203-A的串行选择线栅极结构119-A1、119-A2，用来耦接位线与接触垫202-D、203-D的串行选择线栅极结构119-D1、119-D2，区块B、C中类似的多个串行选择线栅极结构未标示参考符号。串行选择线栅极结构控制任何一个位线和该位线对应的接触垫(例如是202-A、203-A)之间的电性连接。在一图案化的导体层例如是图1中所示的金属层ML2中，串行选择连接205-1至205-8耦接多个串行选择线栅极结构与在上面的串行选择线。三维NAND存储装置包括多个存储单元平面。在多个存储单元平面中多个位线经由多个接触垫(例如是202-A和202-B)选择一个特定的平面。该特定的平面由多个串行选择结构、多个水平接地选择线和多个位线来译码。施加一正串行选择线电压(VSSL)至串行选择结构(119-A1)以选择一特定的叠层(例如是包括上水平面位线202-1)。举例来说施加一个为0伏特(V)的电压至多个串行选择结构以取消选择多个其他叠层。图2A-图2C绘示可用于类似图2的布局中的替代载子供应的结构。图2A是在Z-Y平面方向的侧视图，绘示位于一类似于图2结构的位线202、203叠层末端的一载子供应结构。位线202、203的叠层是设置在位于一衬底302之上的一绝缘层305上。接地选择线127是配置邻近于位线125-N、125-N-1等的一侧上。在这个例子中，位线202、203由接地选择线127延伸至位线中一N+端区域321。N+端区域321是接触于半导体材料的N+柱体(column)320或是半导体材料的N+柱体320的一部分，半导体材料的N+柱体320提供位线的N+端。一层间导体325被耦接于N+柱体320的上方且用以连接一第一源极线(图未示)。位线202、203从垂直的柱体320延伸到源极线接触垫330、331的P+区域中。位于源极线接触垫330、331中的P+区域与N+柱体320上的N+区域之间的PN结332、333建立了二极管。层间导体326、327，举例来说可包括钨插栓(tungstenplugs)，在一个阶梯状的结构中从源极线接触垫330、331中的P+区域延伸，且提供用来连接到一第二源极线(图未示)或是在各个水平面内隔开多个第二源极线。图2A中所示的P1PNS为上层二极管源极端、P2PNS为下层二极管源极端、SC为源极接触端(功能为传统的NAND串行的源极)。图2B绘示一替代的载子供应结构的侧视图，类似的元件是参照相同的元件符号。在这个结构中，位线202、203延伸半导体接触垫，包括连接到一第一源极线(图未示)的一垂直的N+半导体材料柱体345。半导体接触垫亦包括与接触垫连接的一垂直的P+半导体材料柱体346，而产生PN结342、343。垂直的柱体346用来连接一第二源极线(图未示)。图2C绘示另一个替代的载子供应结构的侧视图。在这个例子中，位线(例如是终止于结350的位线202)终止于与一第一源极线(图未示)连接的一垂直的N+半导体材料柱体355。在半导体衬底302中垂直的柱体被耦接于一P+区域351，在界面建立一个PN结353。一层间导体356，举例来说可包括一钨插栓，提供用来连接P+区域351与一第二源极线(图未示)。图2A-图2C绘示的多个二极管载子供应结构可与三维存储器一起使用。也可使用适合存储器和其他元件的实行方式的其他结构。图3、图3A、图3B、图4、图4A、图4B、图5、图5A、图5B、图6、图6A、图6B、图6C、图6D、图7、图7A和图7B绘示用于制造如图2的存储结构的工艺的不同阶段，存储结构具有如图2A的一载子供应结构。图3绘示一用来制造位线的材料上层500的平面图，如同前述上层500可覆盖在一交错的有源材料和绝缘材料的叠层上面。用来制造多条位线的材料可以是一半导体材料例如是硅沉积的多晶硅层。替代性地，材料可以是一单晶半导体材料或其他类型的半导体材料。材料可以是适合在薄膜晶体管中作为通道的相对地轻掺杂，或是适合特殊需求的本质地(intrinsically)掺杂。对于n型通道薄膜晶体管，材料具有一p类型轻掺杂或本质掺杂。如图3中所示，形成交错的有源材料和绝缘材料之后，形成穿过叠层的多个通孔(vias)(例如是501、502、503)，多个通孔至少延伸至有源材料的底部。具有多个位线叠层的结构，形成多个通孔，每个孔对应一条位线。多个通孔(例如501、502、503)由图案化交错的有源材料和绝缘材料的叠层来对准多条位线的位置。图3A绘示交错的有源材料和绝缘材料的叠层的一侧视图。在这个视角，一个可以是一半导体或其他类型的材料的衬底302上面覆盖着一绝缘材料层305。一第一有源材料层511和一第二有源材料层510是由一绝缘层隔开。一顶部绝缘材料层509覆盖在叠层上。一通孔501形成穿过顶部绝缘材料层509且至少延伸至第一有源材料层511。图3B绘示用一具有N+掺杂的半导体材料512填充通孔501之后的叠层的侧视图。可进行一平坦化步骤使得半导体材料的顶部对齐顶部绝缘材料层509的一个表面。图4绘示图3中的结构进行图案化蚀刻工艺之后的平面图。图案化蚀刻定义多个位线接触垫(例如是202-A、202-B、202-C和202-D)以如同图2所示的使用于每个三维区块A、B、C、D中。图案化蚀刻也定义一源极线接触垫(例如是220)，在这个例子中源极线接触垫(例如是220)被四个区块共享。多个半导体材料位线(例如是202-1、202-2、202-8)从源极线接触垫(例如是220)延伸至一对应的位线接触垫(例如是202-A、202-B、202-C和202-D)。如图4中所示，图案化蚀刻也蚀刻穿过填充通孔(例如是501、502、503)的半导体材料512，通孔绘示于图3。因此，N+型半导体材料柱体(例如是550-1、550-2、550-8)连接第一层中的位线和较上层中的位线，且在这个例子中N+型半导体材料柱体的宽度符合位线的宽度。在其他实施例中，可依照期望的多个柱体的区域中的图案可具有各种不同的宽度。图4亦绘示源极线接触垫(例如是220)中进行P+掺杂的区域224。图4A绘示沿着其中一条位线(例如是202-2)的叠层侧视图。因此，第一半导体材料层和第二半导体材料层已经被图案化以定义位线的叠层，在这个两层的例子中位线的叠层包括下层位线203-2和上层位线202-2。图4A绘示一电荷储存结构层519是沉积于图案化的位线之上。一掩模例如是光阻掩模555亦覆盖在结构上，光阻掩模555有一开口暴露区域224以进行P+注入556。以足够的能量进行P+注入使得P+掺杂入第一、第二有源材料层中的下层、上层源极线接触垫。图4B绘示进行注入并移除掩模555之后的结构。图4B的结构包括第二源极接触垫中与上层位线202-2同一层的P+区557和第二源极接触垫中与下层位线203-2同一层的P+区558。图5绘示形成字线、接地选择线和串行选择线的工艺之后的平面图。工艺可包括以一填充位于多条位线之间的多个沟道的方式，沉积一P+或N+掺杂多晶硅于电荷储存结构(图5未绘示)之上，因而在多条位线(例如是202-1、202-2、202-8)之间形成垂直栅极结构。这个工艺使得水平字线(例如是125-0、125-5、125-15)和水平接地选择线127覆盖在位线(例如是202-1、202-2、202-8)上。串行选择线栅极结构亦覆盖位线，包括用来耦接位线与接触垫202-A的串行选择线栅极结构119-A1、119-A2，用来耦接位线与接触垫202-D的串行选择线栅极结构119-D1、119-D2，区块B、C中类似的串行选择线栅极结构未标示参考符号。快闪存储单元形成在多条位线与位于多条字线125-0至125-15上的垂直栅极结构之间的交叉点，快闪存储单元由薄膜、双栅极和电荷储存晶体管组成。双栅极晶体管形成于多条位线与位于接地选择线127和串行选择结构上的垂直栅极结构之间的交叉点，双栅极晶体管作为开关可选择性地耦接沿着位线的存储单元串行于位线接触垫或载子供应结构。图5A、图5B图绘示字线、接地选择线工艺的侧视图，如图5A中所示沉积一P+或N+掺杂多晶硅层565于电荷储存结构层519之上，接着如图5B中所示于图案化多晶硅层565后形成字线(例如是125-N、125-N-1、125-N-2)与接地选择线(例如是127)，串行选择线(图未绘示)也在此步骤形成。图6绘示在源极线接触垫220中形成开口220A、220B、220C和220D且在位线接触垫(例如是202-A、202-B、202-C和202-D)中形成对应的开口的工艺之后的一平面图。这些开口暴露下方的源极线接触垫(例如是223)以及下方的位线接触垫(例如是203-A、203-B、203-C和203-D)故可形成层间接触(interlayercontacts)。图中亦绘示一用于N+掺杂区的图案，包括位于多个位线接触垫上的N+区524-1、位于多个串行选择结构(例如是119-A1)与第一字线125-0之间的N+区542-2以及位于多个位线中的多个N+柱体(例如是550-2)之上的N+区524-3。N+区524-3亦部分的覆盖在源极线接触垫220上且沿着多个位线向上延伸至或是接近接地选择线127。图6A绘示类似图5B中的结构，该结构有一覆盖在上的光刻掩模(photolithographicmask)579，光刻掩模579具有对应于区域524-3的开口。开口允许N型掺杂物的注入524，且如图中所示注入进入下层位线203-2。图6B绘示在移除掩模579之后形成阶梯状的开口220A(见图6)。如图6B中所示，一PN结592是形成位于上层中的N+区590与上层中的P+区557之间。同样地，一PN结593是形成位于下层中的N+区591与下层中的P+区558之间。图6C绘示位于结构上方绝缘填充层600的形成，可进行平坦化绝缘填充层600暴露多条字线(例如是125-N)与接地选择线127的上表面。接着，硅化物层598，例如是硅化钴是形成于接地选择线与多条字线之上。在较佳实施例中，硅化物层598亦形成于串行选择结构(图6C中未示)之上。图6D绘示形成于硅化物层之上的另一层间介电填充层601。层间介电填充层601绝缘字线、接地选择栅极和串行选择栅极结构与上覆的图案化导体层。图7绘示在结构中形成层间接触的工艺之后的平面图。结构包括源极线接触垫220、223中的阶梯状接触(例如是410、410A)以及位线接触垫(例如是202-A、203-A)中的阶梯状接触(例如是420、420A)。结构亦包括位于串行选择结构(例如是119-D1)上方的阶梯状接触(例如是430)。图7合并了上述于图4、图5、图6中的许多特征。图7A绘示开口605、606、607的侧视图，形成的开口605、606、607穿过填充层(例如是601、600)与电荷储存结构层519以形成与N+柱体550-2的接触、形成与上层源极线接触垫的P+区域557的接触以及形成与下层源极线接触垫的P+区域558的接触。图7B绘示层间导体填充开口之后，形成层间导体610、611、612，例如是钨插栓或其他导电结构，平坦化得到的结构使得结构表面适合形成一或多个上覆图案化导电层。如图7B中所示，载子供应结构包括由N+区550-2、每个位于线对应的N+区与沿着源极接触垫中的P+区557、558形成PN结592、593。载子供应结构亦包括层间导体610、611、612。这些层间导体提供用来与上覆的第一、第二源极线接触，以下将作进一步的描述。图8、图8A、图8B、图9、图9A和图9B绘示制造如图2B中的载子供应结构的多个工艺阶段。由图8开始，图中绘示有源材料和绝缘材料的交错叠层形成之后蚀刻的图案。在这个蚀刻中，形成的位线202-1、202-2、202-8的一第一末端是连接于位线接触垫(例如是202-A、202-B、202-C、202-D)。位线的一第二末端是连接于源极线接触垫(例如是220)。在这个例子中，开口650-1至650-8、651-1至651-8是形成于源极线接触垫(例如是220)中。在这个例子中，两个开口(例如是650-2、651-2)对准其中一条位线(例如是202-2)。图8A绘示在位线接触垫中沿着位线202-2形成的开口650-2、651-2，开口650-2、651-2延伸进入下层位线203-2。图8B中绘示以半导体材料填充开口650-2、651-2，形成与有源材料层(例如是510、511)中的位线接触的柱体665、666。表面可进行平坦化接着一电荷储存结构层519是形成于多个位线的叠层上。图9绘示与第一制造流程有关的上述多个步骤制成的结构的平面图。因此，平面图中绘示位线接触垫中阶梯状接触、位于串行选择结构上的接触和两组接触(750-1至750-8和751-1至751-8)。层间连接750-1至750-8连接于源极线接触垫中形成的柱体，例如是参照图8A、图8B中形成的柱体。图9的平面图亦绘示覆盖在源极线接触垫邻近接地选择线127的部分的N+注入区725-1、位于第一字线与串行选择结构之间的N+注入区725-2以及覆盖在位线接触垫区的N+注入区725-3。图9亦绘示覆盖在源极线接触垫(例如是220)中离位线较远的区域的P+注入区724。图9A中绘示注入靠近源极线接触垫的区域的结果，在区域725-1中进行注入形成上层与下层的源极线接触垫层中的N+柱体651与N+部分(例如是652)，在区域724中进行注入形成上层与下层的源极线接触垫层中的P+柱体661与P+部分653、654。因此在结构中形成PN结656、655。图9B绘示在结构上形成硅化物层598、层间介电填充650以及层间连接751-2、750-2的工艺的结构。可以看出的是如图2B中所示的载子供应结构是由这个流程形成。图10、图10A、图10B、图11、图11A和图11B绘示制造如图2C中所示的载子结构的多个工艺阶段。由图10开始，图中绘示有源材料和绝缘材料的交错叠层形成之后蚀刻的图案。在这个蚀刻中，形成的位线202-1、202-2、202-8的一第一末端是连接于位线接触垫(例如是202-A、202-B、202-C、202-D)。位线的一第二末端是连接于源极线接触垫(例如是220)。在这个例子中，蚀刻上层源极线接触垫(例如是220)以暴露半导体衬底的一部分。亦形成穿过上层源极线接触垫直至下层源极线接触垫的水平面的开口850-1至850-8。这个平面图亦绘示在衬底302中用于形成P+区域351的P+注入的区域824。图10A是沿着位线202-2、203-2的叠层的侧视图，绘示延伸穿过叠层至衬底302中的P+区域351的开口850-2。图10B绘示一半导体材料N+柱体(柱体355)的形成之后的侧视图，半导体材料N+柱体延伸穿过源极线接触垫220耦接于多条位线。PN结是形成于位于N+柱体(柱体体355)和P+区351之间的界面，建立载子供应结构的二极管。第10B图中亦绘示电荷储存结构层519在图案化的位线上方的形成。图11绘示与第一制造流程有关的上述多个步骤制成的结构的平面图。因此，平面图中绘示位线接触垫中阶梯状接触、位于串行选择结构上的接触、位于源极线接触垫220的区域中一组以参照上述图10A、图10B的方式形成的层间导体(859-1、859-2、859-8)以及一组用于连接于衬底中的P+区351的层间导体(869-1、869-2、869-8)。图11亦绘示P+注入的区域824、位于源极线接触垫220上的N+注入区825-1、位于第一字线与串行选择结构之间的N+注入区825-2以及在位线接触垫上的N+注入区825-3。图11A是类似于图6C的侧视图，绘示形成覆盖位线的电荷储存结构519、水平字线(例如是125-N、125-N-1、125-N-2)以及水平接地选择线127的结果。图11B绘示硅化物层598、绝缘填充855、连接N+柱体(柱体355)的层间导体859-2以及连接衬底302中的P+区351的层间导体869-2的形成的结果。可以看出的是，PN结353被形成而建立载子供应结构的二极管。图12至图15为一两层三维阵列中的其中一区块，例如是绘示在图2中的区块A的结构示意图，区块可具有图2A-图2C的载子供应结构中的任一个。虽然在此使用标准晶体管符号，然而本发明实施例包括无结NAND串行(junction-freeNANDstrings)。为了清楚的表示，本发明使用的用语「编程」涉及增加存储单元的阈值电压(thresholdvoltage)的一个操作。储存在编程存储单元的数据可以表示为逻辑「0」或逻辑「1」。本发明使用的用语「擦除」涉及降低存储单元的阈值电压的一个操作。储存在擦除存储单元的数据可用逻辑「1」或逻辑「0」来表示。多位单元(multibitcells)亦可依照设计者的期望编程而具有多个不同的临界层级(thresholdlevels)或擦除而有一单一最低或最高临界层级。此外，本发明使用的用语「写入」描述改变存储单元的阈值电压的一个操作，且期望包含编程和擦除两者或是编程和擦除操作的组合。本发明描述的编程操作包括偏压于选择的存储单元以将电子注入到一个选择的存储单元中的电荷储存结构，因此增加阈值电压。一编程操作可以实行来编程例如是一页(page)、一字符或一位组中的一或多个选择的存储单元。在编程操作中，偏压于未选择的存储单元以避免或减少储存的电荷的扰乱(disturbance)。本发明描述用于n型通道存储器的区块擦除操作，包括偏压于多个单元的一个区块以将空穴注入到选择的区块中的电荷储存结构单元中，因此降低阈值电压，区块的至少多个单元一开始没有低的阈值电压。可能使用其他的编程和擦除偏压操作。以两层三维叠层结构为例，如图12中所示，依两层结构区块如图2将包括上下左右共四个NAND串行，上层两个串行耦接于位线层BLL1，下层两个串行耦接于位线层BLL2。多个位线的叠层中的一第一个叠层的串行选择结构包括连接于一串行选择线SSL1的串行选择开关824-1、824-2。同样地，多个位线的叠层中的一第二个叠层的串行选择结构包括连接于一串行选择线SSL2的串行选择开关825-1、825-2。接地选择线GSL覆盖于多条位于线，形成四个接地选择开关814-1、814-2、814-3和814-4。位线亦耦接于PN二极管800的N型端801，而顺序上是先由接点804-1、804-2、804-3和804-4耦接于一第一源极线803。PN二极管800的P型端被耦接于一第二源极线802。第12-15图中绘示相同的电路结构。图12绘示用于编程一选择的单元的一偏压排列。图13绘示用于擦除多个存储单元中的一区块的一偏压排列。图14绘示用于擦除多个存储单元中的一区块的另一种偏压排列。图15绘示用于读取区块中的一选择的单元的一偏压排列。因此，存储电路包括多个存储单元的一序列排列(seriesarrangement)，例如是包括存储单元840、842、845和847的串行。序列排列的一第二末端上的一第二开关(例如是814-1)耦接于二极管的一第一端。存储电路亦包括多条字线WL。电路被耦接于多条字线、第一和第二源极线、接地选择线GSL、序列选择线SSL以及用于控制存储电路操作的位线。在此结构中，电路配置用来以不同的偏压条件驱动或偏压第一、第二源极线。控制器可包括配置用来施加一诱发空穴产生的擦除偏压排列、一编程偏压排列以及一读取偏压排列。控制器系参照于图17的叙述如后。图12绘示编程偏压排列。在这个偏压排列中，施加一源极侧偏压于第一源极线803(例如第一源极接触端SC＝0)，当第二源极线802接收逆向偏压二极管的一偏压或是第二源极线802处于浮动(floating)的状态时，使得二极管关闭且无法传递电流至第二源极线802，此时源极端的二极管不会影响元件的编程。一实施例中如图12所例示的编程偏压排列，系说明如下：选择的字线BL：0V未选择的字线BL：3.3V选择的串行选择线SSL：3.3V未选择的串行选择线SSL：0V选择的字线WL：Vpgm未选择的字线WL：Vpass接地选择线GSL：0V源极接触端SC：0VPN结源极端PNS：0V(PN二极管关闭)这个编程偏压排列可表示一编程操作中的一编程脉冲，例如是增阶型脉冲编程(IncrementalStepPulsedProgramming，ISPP)法，用于较传统的快闪存储阵列，不需要额外的载子供应，而二极管系关闭的。图13绘示一诱发空穴隧穿的擦除偏压排列。一实施例中，如图13所例示的擦除偏压排列，系说明如下：所有的位线BL：浮动所有的串行选择线SSL：0V所有的字线WL：-8V接地选择线GSL：-2V源极接触端SC：浮动PN结源极端PNS：V＞Vbi(PN二极管开启)在这个擦除操作中PN二极管是开启的，可提供空穴的一来源以进行空穴隧穿擦除。在接地选择线开关中栅极诱发漏极漏电亦可提供空穴给位线。图14绘示利用串行选择结构与接地选择结构两者的栅极诱发漏极漏电的另一种擦除偏压排列。一实施例中如图14所例示的擦除偏压排列，系说明如下：所有的位线BL：-8V所有的串行选择线SSL：-2V所有的字线WL：-8V接地选择线GSL：-2V源极接触端SC：浮动PN结源极端PNS：V＞Vbi(PN二极管开启)在这个擦除偏压排列中二极管是开启的，保持源极接点在一参考电压，当第一源极线处于浮动状态时，第一源极线不参与偏压。为了诱发空穴的形成，串行选择开关接收一合适的负栅极电压，使得栅极诱发漏极漏电。偏压于选择的存储单元产生FN空穴隧穿。图15绘示一读取偏压排列。在这个读取偏压排列中，二极管为关闭的，讯号可由第一源极端传出，允许根据较典型的读取方法的操作。一实施例中，如图15所例示的读取偏压排列系说明如下：选择的字线BL：1V未选择的字线BL：0V选择的串行选择线SSL：3.3V未选择的串行选择线SSL：0V选择的字线WL：Vref未选择的字线WL：Vpass接地选择线GSL：3.3V源极接触端SC：0VPN结源极端PNS：0V(PN二极管关闭)在读取过程中偏压于二极管使得二极管两端没有压降，为了高速和有效率的读取，二极管的偏压电压保持负载。图16标一替代性电路的示意图，表示可实施的不同的另一结构。在这个结构中，每一层具有各自的载子供应二极管。因此耦接于位线层BLL1的层具有一二极管包括一第一端866和一第二端865。耦接于位线层BLL2的层具有一二极管包括一第一端861和一第二端860。单独的第二源极线862和867是连接于二极管的第二端。可如同上述讨论并参照第12-15图的方式施加不同的偏压排列至图16中所示的电路。图17为一集成电路25的简化方块图，集成电路25包括一p型通道、可由本发明实施例操作的NAND闪存阵列10。在一些实施例中，阵列10为包括多层存储单元的三维存储器。一列译码器11沿着存储阵列10中的列排列耦接于多条位线12。方块16中的多个行译码器被耦接于一组页缓冲器(pagebuffers)13，在此实施例中系经由数据总线(databus)17耦接。总体位线(globalbitlines)14沿着存储器中的行排列耦接于局部位线(localbitlines)(图未示)。位置(addresses)经由总线15传送到行译码器(方块16)与列译码器(方块11)。此外，由方块20可推得电路包括用于第一和第二源极线的驱动器，使得第一和第二源极线可分开地或独立地被偏压。数据从集成电路上的其他电路24(包括例如是输入/输出端口)经由数据输入线23来提供，集成电路例如是一通用处理机(generalpurposeprocessor)、特殊用途应用电路(specialpurposeapplicationcircuitry)或是提供由阵列10功能性支持的系统单芯片(system-on-a-chip)模块的组合。数据经由数据输入线23传送到输入/输出端口、其他内部的数据目的地或是到外部的集成电路25。一控制器，在一实施例中例如是状态机(statemachine)19，提供讯号以控制经由方块18中的一或多个电压控制器提供或产生的偏压排列供应电压的应用以实施本发明中不同的操作包括阵列中的读取和写入操作。这些操作包括擦除、编程或读取。控制器可由已知技术的特殊用途逻辑电路(special-purposelogiccircuitry)来实行。在另一实施例中，控制器包括可实施在同一集成电路上的通用处理机，通用处理机执行计算机程序以控制装置的操作。在另一实施例中，控制器的实施可使用特殊用途逻辑电路和通用处理机的组合。控制器可包括执行一程序的电路，程序包括在操作过程中以顺向偏压条件偏压于二极管以提供少数载子至序列排列，改变存储器中一或多个存储单元的一阈值电压，在读取过程中以逆向偏压条件偏压于二极管。举例来说，由控制器中的电路执行的程序可包括在擦除操作过程中以一顺向偏压条件偏压于二极管。由控制器中的电路执行的程序亦可包括在编程操作过程中以一逆向偏压条件偏压于二极管。所描述的结构在阵列中NAND串行的源极侧上包括一外加的PN二极管来源的三维存储器中可改善擦除的表现。在一实施例中，载子供应结构是设置于垂直栅极NAND闪存中。操作时，由于薄膜晶体管(TFT)结构和缺乏主体接触三维垂直栅极存储器的电动隧穿擦除与传统的NAND可能有很大的不同。在这个情况下，空穴来源可以改善装置擦除。综上所述，虽然本发明已以较佳实施例与详细的范例揭露如上，然其并非用以限定本发明。可以领会的是，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。